JPH0210278A - マクロのアクセス時間をテストするための装置と方法 - Google Patents

マクロのアクセス時間をテストするための装置と方法

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JPH0210278A
JPH0210278A JP1064044A JP6404489A JPH0210278A JP H0210278 A JPH0210278 A JP H0210278A JP 1064044 A JP1064044 A JP 1064044A JP 6404489 A JP6404489 A JP 6404489A JP H0210278 A JPH0210278 A JP H0210278A
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time
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ロバート・ワルター・バセツト
William R Griffin
ウイリアム・アール・グリフイーン
Susan A Murphy
スザン・アン・マーフイ
Jr John G Petrovick
ジヨン・ジヨージ・ペトロビツク、ジユニア
James R Varner
ジエームズ・ロバート・バーナー
Dennis R Whittaker
デニス・ロバート・ホイツタカー
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 この発明は、一般的には、マクロ、アレイ及びそれと同
様の素子を埋め込まれてなる大規模集積（ＬＳＩ）チッ
プに関し、より詳しくは、そのような埋込み素子のアク
セス時間を正確にテストするための方法及び装置に関す
る。
Ｂ、従来技術 ＬＳＩチップ内に埋め込まれるｒｔＡＭマクロ及びその
類似物は必然的に、例えば論理素子及び入出力チップ・
インターフェースなどの介在回路によって取り囲まれる
ことになる。その結果、チップの入出力端子から直接に
埋込みマクロにアクセスすることができない。すなわち
、介在回路はチップの入出力信号にチップ上での遅延を
ひき起こす。これらの遅延は、マクロ性能テストの間の
、例えばマクロ・イネーブル信号と入出力信号の間の正
確なタイミング測定を阻害する。というのは、所与の信
号に関与する遅延時間が未知だからで・ある。
このチップ上の遅延を補償するさまざまな方法や装置が
存在する。これらのマクロ性能テスト方法及び装置は通
常、マクロに一次入力から直接アクセスすることができ
るように介在回路を迂回する複雑な素子を有している。
米国特許第３９６１２５１号は、埋込アレイをテストす
るための大規模集積チップまたは半導体装置を開示する
。このアレイは、アドレス・ゲートと、データ入来ゲー
トと、データ外出ゲートと、装置の論理回路を囲む結線
を有し、以て一次入力からアレイへの直接アクセスを可
能ならしめる。
米国特許第３９６１２５４号は、埋込メモリ・アレイを
テストするための半導体装置を開示する。
この装置は、−次入力からアドレス・レジスタ及びデー
タ・レジスタへ情報を直接導入するための手段を有し、
以てそれに接続されている論理回路を迂回する。この装
置はさらに、テスト・モードの間に論理回路を無効化す
る手段をも有する。そして、レジスタに走査入力された
情報は、レジスタに欠陥があるかどうかを決定するため
に走査出力される。
米国特許第４４８１６２７号は、電子アセンブリ内に埋
込まれたメモリ・アレイをテストするための方法を開示
する。より詳しくは、この方法は、埋込メモリを他の論
理素子から隔離しメモリ・テスト・サブシステムで以て
埋込メモリ・アレイをテストするものである。
さらにそれ以外にも、欠陥メモリ・アレイ及びマクロを
検出するためのさまざまな走査、再巡回及び比較方法が
存在する。
米国特許第４３３２０２８号は、データ再巡回技術を利
用してＲＡＭまたはｒｔｏｓメモリのメモリ・アドレス
・アクセス時間（ＡＴＴ）を測定するための方法及び装
置を開示する。この再巡回技術は、メモリの発振周波数
を測定し必要なアドレス・アクセス時間を決定するもの
である。
米国特許第３９６１２５２号は、埋込メモリ・アレイを
テストするための半導体装置を開示する。
この装置においては、排他的論理和（ＸＯｒｔ）回路の
追加によって、アドレス及びデータ・レジスタがカウン
タに変換される。この装置はさらに、カウンタ出力をア
ドレス及びデータ・レジスタ人力再巡回させるためのフ
ィードバック回路を有する。
米国特許第４．５１０６０３号は、ｒｔＯＭ半導体メモ
リのアクセス時間をテストするためのシステムを開示す
る。このシステムは、メモリの出力データを２つの経路
に分割するための手段を有する。
その１つの経路は、特定の期間、メモリ出力データを一
時的に保持するために使用され、その期間の後、保持さ
れたデータは第２の経路上のメモリ出力データと比較さ
れる。そしてもし２つの経路が同一のメモリ出力データ
をもたないなら、比較回路がエラー信号を発生する。
米国特許第４０５８７６７号は、ＬＳ（回路のＡＣまた
はスイッチング遅延のふるまいを決定するための装＠を
開示する。この装置は、ＡＣ特性を決定するために、異
なる回路経路に沿う信号伝播を測定する。
米国特許第４０５３３．８７号は、ＡＮＤまたは０１’
ｔマトリクスとは独立なプログラム可能なアレイの入出
力回路のＡＣ特性のテストを開示する。
このテストは、ＡＮＤマトリクスを無効化して、すべて
の入カパツファの真及び相補出力を各々の出力バッファ
に接続するものである。
米国特許第４２２５９５７号は、マクロな埋込まれたマ
クロをもつテスト可能なＬＳＩチップを開示する。この
チップは、各マクロを個別にテストすることによってチ
ップ全体をテストすることができるようにマクロを接続
するものである。
米国特許第４４８２９５３号は、プログラム可能論理ア
レイ（ＰＬＡ）をもつマイクロプロセッサを開示する。
このＰＬＡは、マイクロプロセッサ中でさまざまな素子
をテストすることになる命令のシーケンスを供給するよ
うに動作し得るものである。
米国特許第４４６１０００号及び第４５１３４１８号は
、欠陥ＬＳＩ素子を決定するための方法及び装置の別の
例を与える。
上述のように、従来のマクロ性能テスト方法及び装置は
、マクロ上で実施される複雑な素子をもつものであって
、またさらに、これらのテスト方法及び装置は、テスト
することのできるマクロのサイズやタイプに限界がある
。
Ｃ１発明が解決しようとする問題点 この発明の目的は、マクロに対してわずかの内部変更し
か必要でなく、任意のサイズまたはタイプのマクロに実
施することのできるマクロ性能テスト方法及び装置を提
供することにある。
Ｄ９問題点を解決するための手段 本発明は、上記の目的を、ＬＳＩチップに埋込まれたマ
クロのアクセス時間を正確にテス［・するための装置及
び方法を提供することによって達成する。この装置は、
マクロの出力データ・ラッチに接続され、以てマクロの
アクセス時間を制御する論理ゲート手段と、テスト信号
とマクロをイネーブルするための入力信号、の間のチッ
プ上の遅延時間を決定し、以てマクロ性能テストの間に
入力信号とテスト信号の間の正確な時間測定を可能なら
しめる手段を有する。本発明の方法は、マクロ出力ラッ
チのためのイネーブル信号を発生する段階と、出力ラッ
チ・イネーブル信号と入力信号の間のチップ上遅延を決
定し、以て出力ラッチ・イネーブル信号を入力信号と同
期する段階と、同期した出力ラッチ・イネーブル信号を
マクロのアクセス時間に等しい期間出力ラッチに供給す
る段階と、ラッチされたマクロからの出力データをテス
トする段階を有する。
Ｅ、実施例 第１図は、本発明にしたがう埋込みｒｔＡＭマクロ２を
もつＬＳＩチップ１を示す図である。このＩＮ　Ａ　Ｍ
マクロ２は、メモリ・アレイ４と、出力ラッチ（センス
・アンプ）６と、制御回路８と、論理ゲート手段１０と
、ラッチ１２を有する。チップ１はさらにインターフェ
ース論理回路１４．１６．１７．１８．２０．２２及び
２４をもち、それらはそれぞれ、データ人力、アドレス
、読み書き（Ｉｔ／Ｗ）、マクロ選択、テスト・ストロ
ーブ、テスト出力及びデータ出力線に接続されている。
チップ１はさらに、受信装置２６及び２８と、駆動装置
３０及び３２を含む。
ｒｔ／Ｗ線は、制御回路８を介してアレイ４に接続され
、読み書き動作を実行するようにメモリ・アレイ４を指
令する役目を果たす。マクロ選択線は論理回路１Ｂを介
して、受信装置２６から制御回路８およびラッチ１２へ
と延びている。そして、マクロ選択線上に供給されるマ
クロ選択信号ＭＳが・メモリ・アレイ４を活動化する。
第１図に示す実施例では、メモリ・アレイ４は、制御回
路８が「低レベル」ＭＳ信号を受取るときに活動化され
る。制御回路８は、メモリ・アレイ４に単一の素子とし
て外部的に設けてもよいものであり、「低レベルＪＭＳ
信号に応答して論理ゲート手段１０に「高レベルＪＳＬ
信号を供給し、「高レベルＪＭＳ信号に応答して「低レ
ベルＪＳＬ信号を供給する。テスト・ストローブ綿は受
信装置２８から論理回路２０を介してラッチ１２及び論
理ゲート手段１０へと延びる。受信装置２８は、タケダ
理研Ｔ３３４０などのテスタからのテスト・ストローブ
信号ＴＳを受取るようになされている。このテスト出力
線は論理回路２２を介してラッチ１２から駆動装置３０
に延びている。データ出力線は論理回路２４を介してラ
ッチ６から駆動装置３２へ延びている。
論理ゲート手段１０は、信号ＳＬ及びＴＳを入力として
受け取り、出力として出力ラッチ６に信号ＳＬを供給す
る。出力ラッチ６は、信号ＳＬが高レベルのときにメモ
リ・アレイ４から出力データを読み出すことを可能なら
しめる。論理ゲート手段１０は、信号ＳＬ及びＴＳに従
い出力ラッチ６を制御する役目を果たす。より詳しく述
べると、論理ゲート手段１０は、信号ＳＬ及びＴ、Ｓの
めいめいが「高レベル」であるときのみ高レベルＳＬ信
号（例えば出力ラッチ６のイネーブル信号）を供給する
ように設計されている。従って、論理ゲート手段１０は
、例えばＡＮＤゲートにより実施することができる。こ
のように、出力ラッチ６は信号ＳＬが高レベルのときの
み活動化されるので、メモリ・アレイ４からの出力デー
タは、信号Ｓ（、。
及びＴＳのおのおのが高レベルとなるまで出力ラッチ６
によってラッチすることはできない。
ラッチ１２は、テスト・ストローブＴＳが高レベルのと
きテスト出力線に信号ＴＳを供給するように設計されて
いる。このことは例えば、Ｄフリップ・フロップを使用
し、信号ＴＳをクロックとして入力し、信号ＭＳをフリ
ップ・フロップに対する入力とすることによって実現す
ることができる。
Ｆ０作用 次に、この発明のテスト動作を、第１図の半導体装置と
第２Ａないし２０図のタイミング図を参〇（ｌ　ｂて説
明する。
この発明に従うテスト動作は、信号ＭＳとＴＳの間のチ
ップ上の遅延時間Ｔを決定する段階を有する。これらの
信号の間の遅延時間が決定されると、メモリ・アレイ４
のアクセス性能を検証することが可能となる。
第２Ａ図を参照すると、受信装置２６からパルス信号Ｍ
Ｓが供給される。この信号ＭＳは原点ｔ。
からユーザーが特定した時間Ｌ１のところで先端（例え
ば１から０への遷移）を有する。信号ＭＳの先端（ＬＥ
）は、後述する基準部としての役目を果たす。「低レベ
ルＪＭＳ信号はメモリ・アレイ４を活動化するので、ア
レイ４は時間ｔ１に論理回路１８を経由する遅延時間を
加えた時間後に活動試態となる。さらに、信号ＳＬは低
レベル値から高レベル値へ変化する。
第２Ｂ図を参照すると、原点ｔ。′ｆ：基準にして受信
装置２８からテスト・ストローブＴＳが供給される。よ
り詳しく述べると、受信装置２８は、マクロ選択信号Ｍ
Ｓの先端の到来時間が駆動装置３０で測定されるまで反
復的に信号ＴＳをｓｅｈｍｏｏする（第２Ｂ図参照）よ
うに適合された外部テスタ３４からテスト・ストローブ
ＴＳを受け取る。尚、当分野の熟練した技術者なら、ラ
ッチ１２のセットアツプ時間がｓｃｈｍｏｏサイクルに
含まれることになることを理解するはずである。このｓ
ｃｈｍｏｏサイクルは、ラッチ１２を高レベルに初期化
し、次にラッチされたＭＳ信号の先端（ＬＨ）または遷
移を観察することによって達成される。より詳しく述べ
ると、マクロ選択信号ＭＳはＤフリップフロップ１２に
供給され、テスト・ストローブＴＳがフリップフロップ
１２のクロックとしての役目を果たすので、ラッチされ
たＭＳ信号が高レベルから低レベルへ遷移（例えばＭＳ
のＬＥ）するのが観察されるとき、マクロ選択信号ＭＳ
の先％Ｊが「捕捉」あるいは「コピー」されることにな
る。
第２Ａなレル２Ｃ図を参照すると、時間ｔ２のｓｅｈｍ
ｏｏサイクルの終了によりラッチされたＭＳ信号が遷移
するのが見てとれる。
このとき、時間ｔ２の測定は、ラッチされた信号ＭＳが
論理回路２２を通過するのに要する時間とは無関係であ
ることを理解されたい。というのは、ラッチされたＭＳ
信号は、ｓｃｈｍｏｏサイクルの期間中に信号ＭＳの先
端が捕捉されあるいはコピーされたかどうかを決定する
ために駆動装置３０でサンプル（測定）されたにすぎな
いからである。例えば、信号ＴＳは原点ｔ。を基準とす
る指定時間に、先ずｓｃｈｍｏｏされ、信号ＴＳの後端
（ＴＥ）がその指定時間にセットされる。次にラッチさ
れたＭＳ信号（例えばテスト出力線上の出力）が、信号
ＭＳの先端が捕捉されたかどうかを決定するために観察
される。もし信号ＭＳの先端が捕捉されていないなら、
テスト・ストローブ信号ＴＳの後端がインクレメント（
例えばリセット）されることになる。そしてこの動作は
、信号ＴＳの遷移または基準部分がテスト出力線上で観
察されるまで反復される。ラッチされたＭＳ信号が遷移
する（例えば、信号ＭＳの先端がフリップフロップ１２
によって捕捉された）のを観察されたとき、その遷移を
生ぜしめたｓｃｈｍｏｏサイクルのために前以ってセッ
トされていた信号ＴＳの後端タイミング値が記憶される
。このように、ラッチされたＭ５信号は遷移または基準
部分が捕捉されたかどうかを確認するためにのみ観察さ
れるにすぎないので、そのタイミングはテスト動作とは
独立である。
そうして今や、信号ＴＳの後端の記憶されたタイミング
値（１）から信号ＭＳ（ｔｌ）の先端のりイミング値を
差し引くことによって、信号ＭＳとＴＳの間のチップ上
の遅延時間Ｔを計算することができる。
テスト動作のこの時点で、次のデータが利用可能である
。
（１）原点ｔ。に対するＭＳ信号タイミング（２）原点
ｔ。に対するＴＳ信号タイミング（３）信号ＭＳとＴＳ
の間のチップ上遅延時間（ＴＳのＴＥからＭＳのＬ［Ｅ
を引いたもの）（４）メモリ・アレイの製造者特定アク
セス時間ｔｍここで、アレイの特定アクセス時間により
信号ＴＳの後端を調節することによってＡＣテスト（読
取アクセス性能）を実行することができる。
例えば、時間し、がｔ。を基準として２５ｎｓであり、
ｔｌがｔ。を基準として４０ｎｓであるなら、結果のチ
ップ上遅延時間Ｔはｌ　５ｎｓ（４０ｎｓ−２５ｎｓ　
）に等しい。そしてもし製造者のメモリ・アレイ４の特
定アクセス時間が例えば１０ｎｓであるなら、メモリ・
アレイ４のアクセス時間の性能テストは、信号ＴＳの後
端の、原点ｔ。を基準とするタイミング値に、メモリ・
アレイの製造者特定値ｔを加えた期間だけ高レベルＴＳ
信号を供給することによって実行することができる。上
述の例では、高レベルＴＳ信号を供給する期間は５０ｎ
ｓ（４０ｎｓ＋１０ｎＳ）である。その期間高レベルＴ
Ｓ信号を供給することにより、メモリ・アレイ４のアク
セス時間をテストすることができる。というのは、時間
ｔ２で信号ＭＳとＴＳが同期するからである。より詳し
く述べると、時間ｔ２でＭＳが低レベルであるがゆえに
アレイ４が活動化され、信号ＳＬとＴＳがともに高レベ
ルであるがゆえに出力ラッチ６がイネーブルされる。高
レベルＴＳ信号が、記憶されたＴＳの先端タイミングと
製造者特定アクセス時間ｔの和に等しい期間供給される
と、出力うツチ６は時間ｔのみメモリ・アレイ４からデ
ータ・を読み出すことを可能ならしめる。そのときもし
メモリ・アレイが製造者特定のアクセス時間内に動作し
ないなら（例えばアレイ４のアクセス時間が低速）、時
間ｔ２と−の和のあとに信号ＴＳが低レベルになり以て
出力ラッチ６を無効化するので、アレイ４からのデータ
が出力ラッチ６によって捕捉されることがない。よって
オペレータは、アレイ４によって読出された出力データ
を観察して、その出力データを基準データと比較するこ
とによりメモリ・アレイ４のアクセス時間が遅いかどう
かを検証することができる。
Ｇ０発明の効果 以上のように、この発明は、マクロを論理回路の介在か
ら隔離し、以てマクロ性能テストの間に、マクロ有効化
信号とテスト入力の間の正確なタイミング測定を実施す
ることができるようにする。
メモリ・アレイ４からのデータ出力を信号′ｒＳによっ
てラッチすることにより、プログラマは、マクロのアク
セス時間を制御することができる。しかし、論理回路の
介在によってひき起こされる信号ＭＳとＴＳの間のチッ
プ上のｉ１延は、性能テストの間のＭＳとＴＳの正確な
タイミング測定を阻害する。この発明の方法と装置は、
ＴＳとＭＳの間のチップ上の遅延を測定するように意図
されたものであり、以てメモリ・アレイのアクセス時間
のテストのために正確なタイミング決定を可能ならしめ
るものである。
尚、本発明は、ＲＡＭマクロのテストに関連して説明し
てきたが、ランダム・アクセス論理に埋込まれた任意の
マクロまたはデザイン要素に本発明を適用できることを
理解されたい。
【図面の簡単な説明】
第１図は、本発明に従う半導体装置の簡略化したブロッ
ク図、 第２Ａないし２０図は、第１図の装置のテスト動作のタ
イミング図である。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（外１名）

Claims (2)

    【特許請求の範囲】
  1. （１）外部チップ回路と、アレイと、該アレイをイネー
    ブルするための入力信号を受け取るための手段と、該ア
    レイに接続された出力データ・ラッチとを有する半導体
    装置において、 （ａ）上記出力データ・ラッチに接続され、上記アレイ
    のアクセス時間を制御するための論理ゲート手段と、 （ｂ）テスト信号と上記入力信号の間のチップ上遅延時
    間を決定するための手段とを具備する半導体装置。
  2. （２）回路と、回路をもつマクロと、該マクロをイネー
    ブルするための入力信号を受け取るための手段と、該マ
    クロに接続されたイネーブル用の入力信号を受け取るた
    めの出力ラッチとを有し、特定のアクセス時間をもつ、
    半導体内に埋めこまれたマクロのアクセス時間をテスト
    するための方法において、 （ａ）上記出力ラッチのためのイネーブル信号を発生す
    る段階と、 （ｂ）上記出力ラッチ・イネーブル信号と上記マクロを
    イネーブルするための入力信号の間のチップ上遅延時間
    間隔を決定し、以て上記出力ラッチ・イネーブル信号を
    して上記マクロをイネーブルするための入力信号に同期
    させる段階と、 （ｃ）上記同期された出力ラッチ・イネーブル信号を上
    記特定のアクセス時間の間上記出力ラッチに供給し、以
    て上記マクロを上記特定のアクセス時間イネーブルする
    段階と、 （ｄ）上記マクロからのラッチされた出力データをテス
    トする段階を有する、 マクロのアクセス時間をテストするための方法。
JP1064044A 1988-03-17 1989-03-17 マクロのアクセス時間をテストするための装置と方法 Pending JPH0210278A (ja)

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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5365165A (en) * 1986-09-19 1994-11-15 Actel Corporation Testability architecture and techniques for programmable interconnect architecture
US5367208A (en) 1986-09-19 1994-11-22 Actel Corporation Reconfigurable programmable interconnect architecture
US5058087A (en) * 1987-05-29 1991-10-15 Siemens Aktiengesellschaft Process for determining the electrical duration of signal paths
US4982349A (en) * 1989-06-29 1991-01-01 At&T Bell Laboratories Response time analysis system
JP2582906B2 (ja) * 1989-10-21 1997-02-19 東芝マイクロエレクトロニクス株式会社 半導体装置の直流電流・電圧特性の測定方法
US5083299A (en) * 1990-07-16 1992-01-21 Unisys Corporation Tester for measuring signal propagation delay through electronic components
KR920006993A (ko) * 1990-09-28 1992-04-28 정몽헌 Epld의 입출력 마크로셀 시험회로
US5528600A (en) * 1991-01-28 1996-06-18 Actel Corporation Testability circuits for logic arrays
US5181191A (en) * 1991-11-27 1993-01-19 Hughes Aircraft Company Built-in test circuitry providing simple and accurate AC test of digital microcircuits with low bandwidth test equipment and probe stations
US5268639A (en) * 1992-06-05 1993-12-07 Rambus, Inc. Testing timing parameters of high speed integrated circuit devices
US5455517A (en) * 1992-06-09 1995-10-03 International Business Machines Corporation Data output impedance control
CA2099415A1 (en) * 1992-08-27 1994-02-28 Duane Rodney Aadsen Method and apparatus for self-testing of delay faults
US6075418A (en) * 1996-09-17 2000-06-13 Xilinx, Inc. System with downstream set or clear for measuring signal propagation delays on integrated circuits
US6144262A (en) * 1996-09-17 2000-11-07 Xilinx, Inc. Circuit for measuring signal delays of asynchronous register inputs
US6466520B1 (en) 1996-09-17 2002-10-15 Xilinx, Inc. Built-in AC self test using pulse generators
US5790479A (en) * 1996-09-17 1998-08-04 Xilinx, Inc. Method for characterizing interconnect timing characteristics using reference ring oscillator circuit
US6069849A (en) * 1996-09-17 2000-05-30 Xilinx, Inc. Method and system for measuring signal propagation delays using the duty cycle of a ring oscillator
US6219305B1 (en) 1996-09-17 2001-04-17 Xilinx, Inc. Method and system for measuring signal propagation delays using ring oscillators
US6232845B1 (en) 1996-09-17 2001-05-15 Xilinx, Inc. Circuit for measuring signal delays in synchronous memory elements
US6233205B1 (en) 1996-09-17 2001-05-15 Xilinx, Inc. Built-in self test method for measuring clock to out delays
DE69724742T2 (de) * 1996-11-27 2004-08-05 Hitachi, Ltd. Speicherfeldprüfschaltung mit Fehlermeldung
KR100517257B1 (ko) * 1996-11-27 2005-11-28 텍사스 인스트루먼츠 인코포레이티드 메모리어레이테스트회로
DE19711097C2 (de) * 1997-03-17 2000-04-06 Siemens Ag Integrierte Schaltung mit einem Speicher und einer Prüfschaltung
US6058496A (en) * 1997-10-21 2000-05-02 International Business Machines Corporation Self-timed AC CIO wrap method and apparatus
ITTO980467A1 (it) * 1998-05-29 1999-11-29 St Microelectronics Srl Circuito di prova aggiuntivo per la misura di tempi di ritardo in circuiti non direttamente accessibili
US6452459B1 (en) 1999-07-22 2002-09-17 Xilinx, Inc. Circuit for measuring signal delays of synchronous memory elements
US6327224B1 (en) 2000-06-16 2001-12-04 International Business Machines Corporation On-chip method for measuring access time and data-pin spread
JP4480238B2 (ja) * 2000-07-18 2010-06-16 Ｏｋｉセミコンダクタ株式会社 半導体装置
US6630838B1 (en) 2001-01-23 2003-10-07 Xilinx, Inc. Method for implementing dynamic burn-in testing using static test signals
US6437597B1 (en) 2001-04-11 2002-08-20 Xilinx, Inc. Methods and circuits for precise edge placement of test signals
US7065684B1 (en) 2002-04-18 2006-06-20 Xilinx, Inc. Circuits and methods for measuring signal propagation delays on integrated circuits
US7212939B2 (en) * 2005-02-18 2007-05-01 Taiwan Semiconductor Manufacturin Co., Ltd. Method and system for timing measurement of embedded macro module
US7308630B2 (en) * 2005-02-22 2007-12-11 International Business Machines Corporation Mechanism to provide test access to third-party macro circuits embedded in an ASIC (application-specific integrated circuit)
US7656182B2 (en) * 2007-03-21 2010-02-02 International Business Machines Corporation Testing method using a scalable parametric measurement macro
FR3110261B1 (fr) * 2020-05-18 2022-04-29 Idemia Starchip Procede et systeme de test d’un circuit integre

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60100063A (ja) * 1983-11-07 1985-06-03 Hitachi Ltd テストパタ−ン発生装置
JPS6122500A (ja) * 1984-07-09 1986-01-31 Advantest Corp Ｉｃ試験装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3961254A (en) * 1974-12-20 1976-06-01 International Business Machines Corporation Testing embedded arrays
US3961252A (en) * 1974-12-20 1976-06-01 International Business Machines Corporation Testing embedded arrays
US3961251A (en) * 1974-12-20 1976-06-01 International Business Machines Corporation Testing embedded arrays
US4058767A (en) * 1975-04-29 1977-11-15 International Business Machines Corporation Apparatus and process for testing AC performance of LSI components
US4225957A (en) * 1978-10-16 1980-09-30 International Business Machines Corporation Testing macros embedded in LSI chips
FR2460526A1 (fr) * 1979-06-29 1981-01-23 Ibm France Procede de mesure du temps d'acces d'adresse de memoires mettant en oeuvre la technique de recirculation des donnees, et testeur en resultant
US4482953A (en) * 1980-05-30 1984-11-13 Fairchild Camera & Instrument Corporation Computer with console addressable PLA storing control microcode and microinstructions for self-test of internal registers and ALU
US4430735A (en) * 1981-05-26 1984-02-07 Burroughs Corporation Apparatus and technique for testing IC memories
US4510603A (en) * 1981-05-26 1985-04-09 Burroughs Corporation Testing system for reliable access times in ROM semiconductor memories
US4481627A (en) * 1981-10-30 1984-11-06 Honeywell Information Systems Inc. Embedded memory testing method and apparatus
US4461000A (en) * 1982-03-01 1984-07-17 Harris Corporation ROM/PLA Structure and method of testing
US4513418A (en) * 1982-11-08 1985-04-23 International Business Machines Corporation Simultaneous self-testing system
US4503387A (en) * 1982-12-30 1985-03-05 Harris Corporation A.C. Testing of logic arrays
US4608669A (en) * 1984-05-18 1986-08-26 International Business Machines Corporation Self contained array timing

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60100063A (ja) * 1983-11-07 1985-06-03 Hitachi Ltd テストパタ−ン発生装置
JPS6122500A (ja) * 1984-07-09 1986-01-31 Advantest Corp Ｉｃ試験装置

Also Published As

Publication number Publication date
EP0337106A2 (en) 1989-10-18
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