KR920006993A - Epld의 입출력 마크로셀 시험회로 - Google Patents
Epld의 입출력 마크로셀 시험회로 Download PDFInfo
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 EPLD의 입출력 마크로셀시험회로의 일실시예시도
제3도는 본 발명에 의한 EPLD의 입출력 마크로셀 시험회로의 다른 실시예시도.
Claims (4)
- 다수의 입력신호 및 자체의 저장 정보를 통해“앤드”로직을 구성하여 다수의 출력신호를 제공하는 프로그래머블 로직에레이(11)및 상기 프로그래머를 로직에레이(11)의 출력신호(적항)들을 논리합(OR)하여 입출력회로(14)를 거쳐 출력하거나 상기 프로그매버블 로직에레이(11)로 궤환시키는 마크로셀(13)을 포함하여 구성되는 EPLD(Erasable and Programmable Logic Device)마크로셀 시험회로에 있어서; 상기 프로그래머블 로직어레이(11)의 입력라인 방향으로 형성된 다수의 시험라인(I 1내지 I8)과 상기 마크로셀(13)에서 각각 소정의 수만큼 논리합되거나 논리합되지 않고 상기 입출력회로(14)로 입력되는 적항으로 비트선을 드레인으로 하고 특정의 시험라인(I1 내지 I8)을 게이트로 하여 상기 적항의 수만큼 형성된 EPROM트랜지스터로 구성되는 것을 특징으로 하는 마크로셀 시험회로.
- 제1항에 있어서, 상기 마크로셀(13)은 다수의 OR게이트로 구성되며 상기 프로그래머블 로직에리이(11)의 적항을 각각 소정의 수만큼, 논리합하여 출력하는 제1논리합 수단(21), 상기 제1논리합수단(21)의 각각의 OR게이트로 출력단에 연결된 다수의 디멜트플렉서로 구성되며 각각의 1입출력신호에 대해 그 이상의 출력 신호를 발생시키는 디멀티 플렉스수단(22), 상기 디멀티플렉스수단(22)의 각 디멀티플렉서 한 출력단에 연결되어 그 출력들을 논리합함으로써 하나의 적항의 합 데이타 경로를 형성하는 OR게이트가 다수개로 구성되는 제2논리합수단(23), 및 상기 제2논리합수단(23)의 다수개의 OR게이트로부터 제공되는 다수의 적항의 합 데이타 경로를 받아서 출력단으로 보내거나 상기의 프로그래머블 로직어레이(11)로 궤환시키는 입출력수단(24)으로 구성되는 것을 특징으로 하는 마크로셀 시험회로.
- 제1항에 있어서, 상기 마크로셀(13)으로 다수의 OR게이트로 구성되며 상기 프로그래머블 로직에레이(15)로 부터의 적항을 각각 소정의 수만큼 논리합하여 다수의 적항의 합 데이타를 각기 다른 경로로 출력하는 논리합수단(21), 상기 논리합수단(21)의 다수의 OR게이트에서 출력되는 다수의 적항의 합 데이타 각기 다른 경로를 통해 입력하여 출력단으로 보내거나 상기의 프로그래머블 로직에레이(15)로 궤환시키는 입출력 수단(24)으로 구성되어 하나의 마크로셀 내에 다수의 적항의 합 데이타 경로를 갖도록 함을 특징으로 하는 마크로셀 시험회로.
- 제1하에 있어서, 상기 논리합되지 않고 상기 입출력회로(14)로 입력되는 적항은 비동기 클럭 저항, 리세트적항 및 출력인에이블 적항으로 구성되는 것을 특징으로 하는 마크로셀 시험회로.※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
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