KR920006993A - Epld의 입출력 마크로셀 시험회로 - Google Patents

Epld의 입출력 마크로셀 시험회로 Download PDF

Info

Publication number
KR920006993A
KR920006993A KR1019900015563A KR900015563A KR920006993A KR 920006993 A KR920006993 A KR 920006993A KR 1019900015563 A KR1019900015563 A KR 1019900015563A KR 900015563 A KR900015563 A KR 900015563A KR 920006993 A KR920006993 A KR 920006993A
Authority
KR
South Korea
Prior art keywords
output
input
macrocell
programmable logic
logic array
Prior art date
Application number
KR1019900015563A
Other languages
English (en)
Inventor
하창완
Original Assignee
정몽헌
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 정몽헌, 현대전자산업 주식회사 filed Critical 정몽헌
Priority to KR1019900015563A priority Critical patent/KR920006993A/ko
Priority to US07/766,427 priority patent/US5357522A/en
Priority to JP3249577A priority patent/JPH06231600A/ja
Publication of KR920006993A publication Critical patent/KR920006993A/ko

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H03K19/17708Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
    • H03K19/17712Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays one of the matrices at least being reprogrammable

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Logic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

내용 없음

Description

EPLD의 입출력 마크로셀 시험회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 EPLD의 입출력 마크로셀시험회로의 일실시예시도
제3도는 본 발명에 의한 EPLD의 입출력 마크로셀 시험회로의 다른 실시예시도.

Claims (4)

  1. 다수의 입력신호 및 자체의 저장 정보를 통해“앤드”로직을 구성하여 다수의 출력신호를 제공하는 프로그래머블 로직에레이(11)및 상기 프로그래머를 로직에레이(11)의 출력신호(적항)들을 논리합(OR)하여 입출력회로(14)를 거쳐 출력하거나 상기 프로그매버블 로직에레이(11)로 궤환시키는 마크로셀(13)을 포함하여 구성되는 EPLD(Erasable and Programmable Logic Device)마크로셀 시험회로에 있어서; 상기 프로그래머블 로직어레이(11)의 입력라인 방향으로 형성된 다수의 시험라인(I 1내지 I8)과 상기 마크로셀(13)에서 각각 소정의 수만큼 논리합되거나 논리합되지 않고 상기 입출력회로(14)로 입력되는 적항으로 비트선을 드레인으로 하고 특정의 시험라인(I1 내지 I8)을 게이트로 하여 상기 적항의 수만큼 형성된 EPROM트랜지스터로 구성되는 것을 특징으로 하는 마크로셀 시험회로.
  2. 제1항에 있어서, 상기 마크로셀(13)은 다수의 OR게이트로 구성되며 상기 프로그래머블 로직에리이(11)의 적항을 각각 소정의 수만큼, 논리합하여 출력하는 제1논리합 수단(21), 상기 제1논리합수단(21)의 각각의 OR게이트로 출력단에 연결된 다수의 디멜트플렉서로 구성되며 각각의 1입출력신호에 대해 그 이상의 출력 신호를 발생시키는 디멀티 플렉스수단(22), 상기 디멀티플렉스수단(22)의 각 디멀티플렉서 한 출력단에 연결되어 그 출력들을 논리합함으로써 하나의 적항의 합 데이타 경로를 형성하는 OR게이트가 다수개로 구성되는 제2논리합수단(23), 및 상기 제2논리합수단(23)의 다수개의 OR게이트로부터 제공되는 다수의 적항의 합 데이타 경로를 받아서 출력단으로 보내거나 상기의 프로그래머블 로직어레이(11)로 궤환시키는 입출력수단(24)으로 구성되는 것을 특징으로 하는 마크로셀 시험회로.
  3. 제1항에 있어서, 상기 마크로셀(13)으로 다수의 OR게이트로 구성되며 상기 프로그래머블 로직에레이(15)로 부터의 적항을 각각 소정의 수만큼 논리합하여 다수의 적항의 합 데이타를 각기 다른 경로로 출력하는 논리합수단(21), 상기 논리합수단(21)의 다수의 OR게이트에서 출력되는 다수의 적항의 합 데이타 각기 다른 경로를 통해 입력하여 출력단으로 보내거나 상기의 프로그래머블 로직에레이(15)로 궤환시키는 입출력 수단(24)으로 구성되어 하나의 마크로셀 내에 다수의 적항의 합 데이타 경로를 갖도록 함을 특징으로 하는 마크로셀 시험회로.
  4. 제1하에 있어서, 상기 논리합되지 않고 상기 입출력회로(14)로 입력되는 적항은 비동기 클럭 저항, 리세트적항 및 출력인에이블 적항으로 구성되는 것을 특징으로 하는 마크로셀 시험회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
KR1019900015563A 1990-09-28 1990-09-28 Epld의 입출력 마크로셀 시험회로 KR920006993A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019900015563A KR920006993A (ko) 1990-09-28 1990-09-28 Epld의 입출력 마크로셀 시험회로
US07/766,427 US5357522A (en) 1990-09-28 1991-09-25 Test circuit of input/output macrocell of erasable and programmable logic device
JP3249577A JPH06231600A (ja) 1990-09-28 1991-09-27 Epldの入出力マクロセル試験回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019900015563A KR920006993A (ko) 1990-09-28 1990-09-28 Epld의 입출력 마크로셀 시험회로

Publications (1)

Publication Number Publication Date
KR920006993A true KR920006993A (ko) 1992-04-28

Family

ID=19304186

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900015563A KR920006993A (ko) 1990-09-28 1990-09-28 Epld의 입출력 마크로셀 시험회로

Country Status (3)

Country Link
US (1) US5357522A (ko)
JP (1) JPH06231600A (ko)
KR (1) KR920006993A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480561B1 (ko) * 1997-08-22 2005-05-16 삼성전자주식회사 합산검사부를가지는마이크로-롬구조

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6744282B1 (en) * 2003-03-27 2004-06-01 International Business Machines Corporation Latching dynamic logic structure, and integrated circuit including same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3958110A (en) * 1974-12-18 1976-05-18 Ibm Corporation Logic array with testing circuitry
JPS6095799A (ja) * 1983-10-31 1985-05-29 Nec Corp プログラマブル・リ−ド・オンリ−・メモリ
JP2548911B2 (ja) * 1985-10-17 1996-10-30 株式会社リコー テスト回路を備えたプログラマブル・ロジツク・デバイス
GB8626516D0 (en) * 1986-11-06 1986-12-10 Int Computers Ltd Testing programmable logic arrays
JPS63175300A (ja) * 1987-01-16 1988-07-19 Hitachi Ltd 半導体集積回路装置
FR2622019B1 (fr) * 1987-10-19 1990-02-09 Thomson Semiconducteurs Dispositif de test structurel d'un circuit integre
US4878209A (en) * 1988-03-17 1989-10-31 International Business Machines Corporation Macro performance test

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480561B1 (ko) * 1997-08-22 2005-05-16 삼성전자주식회사 합산검사부를가지는마이크로-롬구조

Also Published As

Publication number Publication date
JPH06231600A (ja) 1994-08-19
US5357522A (en) 1994-10-18

Similar Documents

Publication Publication Date Title
KR910017766A (ko) 프로그램가능 논리 장치용 sram- 기본 셀
KR920004936A (ko) 프로그래머블 로직소자의 입력/출력 마크로셀
US5600264A (en) Programmable single buffered six pass transistor configuration
KR940018747A (ko) 필드 프로그램 가능 분산 프로세싱 메모리
KR950012663A (ko) 경계주사 테스트 회로를 가진 반도체 장치
KR100223675B1 (ko) 고속동작용 반도체 메모리 장치에 적합한 데이터 출력관련 회로
Amrutur Design and Analysis of Fast Low-Power SRAMs
KR950034777A (ko) 반도체 기억장치
US7304499B1 (en) Distributed random access memory in a programmable logic device
KR890007505A (ko) 프로그램이 가능한 논리 어레이 회로
KR910006849A (ko) 반도체 집적회로 장치
KR920008745A (ko) 반도체 집적 회로 장치
KR930015355A (ko) 이중전압 아이솔레이션을 갖춘 고속 3단 디코더
KR920003656A (ko) 집적회로
KR870009387A (ko) 반도체 대규모 집적회로
US7378867B1 (en) Field-programmable gate array low voltage differential signaling driver utilizing two complimentary output buffers
US4395646A (en) Logic performing cell for use in array structures
KR920006993A (ko) Epld의 입출력 마크로셀 시험회로
KR890012319A (ko) 반도체 집적 회로장치
KR860006875A (ko) 반도체 장치
KR970051436A (ko) 리던던시 퓨즈 상자 및 그 배치 방법
KR970002679A (ko) 피씨아이(pci) 버스에서 플러그/플레이를 위한 배치회로
JP2001165999A (ja) 半導体集積回路およびこれを用いた半導体集積回路装置
KR960700512A (ko) 진(眞) 및 음영 eprom 레지스터를 지니는 회로 구성 레지스터(circuit configuration register having true and shadow eprom registers)
US4897641A (en) Space switch

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application