DE68924995T2 - Zugriffszeitprüfung eingegrabener Anordnungen. - Google Patents

Zugriffszeitprüfung eingegrabener Anordnungen.

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Description

  • Die Erfindung bezieht sich im allgemeinen auf hochintegrierte (LSI) Chips mit Makros, Anordnungen und ähnlichen Elementen, die darin eingegraben sind. Insbesondere bezieht sich die Erfindung auf ein Gerät und ein Verfahren, um die Zugriffszeit von solch eingegrabenen Elementen genau zu prüfen.
  • RAM Makros u.ä., die in LSI Chips eingegraben sind, werden notwendigerweise von eingreifender Schaltlogik umgeben, die zum Beispiel Logikelemente und Ein-/Ausgabe-Schnittstellen des Chips enthält. Daraus ergibt sich, daß die eingegrabenen Makros von Ein- und Ausgabeterminals des Chips nicht direkt zugänglich sind. Die eingreifende Schaltlogik verursacht Zeitverzögerungen in der Schaltung auf dem Chip, die zu den Einund Ausgabesignalen des Chips gehören. Diese Verzögerungen verhindern zum Beispiel genaue Zeitmessungen zwischen makroaktiven Signalen und prüfen Ein-/Ausgabesignale während einer Makro-Leistungsprüfung, da die zugehörige Zeitverzögerung für ein gegebenes Signal unbekannt ist.
  • Es gibt zahlreiche Verfahren und Einrichtungen, um die Zeitverzögerungen in der Schaltung auf dem Chip zu kompensieren. Diese Verfahren und Einrichtungen zur Makro-Leistungsprüfung enthalten gewöhnlich komplizierte Elemente, welche die eingreifende Schaltlogik umgehen, so daß das Makro von Primäreingaben direkt zugänglich ist.
  • Die US Patentschrift 3,961,257 beschreibt einen hochintegrierten Chip oder eine Halbleitereinheit zur Prüfung von eingegrabenen Anordnungen. Die Anordnungen enthalten Adreßgatter, Datenein- und Datenausgabegatter und die Einrichtung enthält die Verdrahtung, welche die Schaltlogik von der Einheit trennt, wodurch der Direktzugriff von der Primäreingabe in die Anordnung möglich ist.
  • Die US Patentschrift 3,961,254 beschreibt eine Halbleitereinheit zur Prüfung eingegrabener Speicheranordnungen. Die Einheit enthält Mittel, um Informationen aus Primäreingaben direkt in die Adreß- und Datenregister einzugeben, wodurch die zugehörige Schaltlogik umgangen wird. Die Einheit enthält Mittel, welche die zugehörige Schaltlogik während des Prüfmodus sperren. Die Information, die in den Registern abgetastet wird, wird ausgegeben, um festzulegen, ob es in den Registern einen Defekt gibt.
  • Die US Patentschrift 4,481,627 beschreibt ein Verfahren zur Prüfung von Speicheranordnungen, die in elektronischen Assemblern eingegraben sind. Insbesondere enthält das Verfahren das Isolieren des eingegrabenen Speichers von anderen Logikelementen und das anschließende Prüfen der eingegrabenen Speicheranordnung mit einem Speicherprüfungs-Teilsystem.
  • Außerdem gibt es verschiedene Abtast-, Rückführ- und Vergleichsverfahren, um defekte Speicheranordnungen und Makros zu bestimmen.
  • Die US Patentschrift 4,332,028 beschreibt ein Verfahren und eine Einheit, um die Speicherzugriffszeit (AAT) von RAM oder ROS Speichern zu messen, indem eine Datenrückführtechnik verwendet wird. Die Rückführtechnik enthält das Messen der Schwingungsfrequenz des Speichers und die anschließende Bestimmung der erforderlichen Adreßzugriffszeit.
  • Die US Patentschrift 3,961,252 beschreibt eine Halbleitereinheit zur Prüfung von eingegrabenen Speicheranordnungen. In der Einheit werden Adreß- und Datenregister in Zählern konvertiert, indem ein Exklusiv-ODER-Schaltkreis hinzugefügt wird. Die Einheit enthält außerdem einen Rückführungsschaltkreis für die Rückführung der Zählerausgaben in Adreß- und Datenregistereingaben.
  • Die US Patentschrift 4,510,603 beschreibt ein System zur Prüfung der Zugriffszeit von einem ROM Halbleiterspeicher. Das System enthält Mittel, um Ausgabedaten von dem Speicher in zwei Pfade zu splitten. Ein Pfad wird benutzt, um die Speicherausgabedaten für einen spezifizierten Zeitintervall vorübergehend zu halten, wobei diese mit den gleichen Speicherausgabedaten im zweiten Pfad verglichen werden. Wenn die beiden Pfade nicht die gleichen Speicherausgabedaten enthalten, generiert ein Komparatorschaltkreis ein Fehlersignal.
  • Die US Patentschrift 4,058,767 beschreibt eine Einheit zur Bestimmung des AC oder des Schaltverzögerungsverhaltens eines LSI Schaltkreises. Die Einheit mißt die Signallaufzeit entlang der verschiedenen Schaltkreispfade, um die AC Charakteristika zu bestimmen.
  • Die US Patentschrift 4,503,387 beschreibt eine Prüfung für die AC Charakteristika der Ein- und Ausgabeschaltkreise von programmierbaren Anordnungen, die unabhängig von den UND- oder ODER-Anordnungen sind. Die Prüfung enthält die Deaktivierung der UND-Anordnungen und die Verbindung von wahren und ergänzenden Ausgaben von allen Eingabepuffern in jeden der Ausgabepuffer.
  • Die US Patenschrift 4,225,957 beschreibt einen prüfbaren LSI Chip mit darin eingegrabenen Makros. Der Chip enthält das Verbinden der Makros, so daß der gesamte Chip geprüft werden kann, indem jedes Makro einzeln geprüft wird.
  • Die US Patentschrift 4,482,953 beschreibt einen Mikroprozessor mit einer programmierbaren Logikanordnung (PLA). Die PLA ist für die Lieferung einer Sequenz mit Befehlen, welche die zahlreichen Elemente in dem Mikroprozessor testen werden, betriebsfähig.
  • Die US Patentschriften 4,461,000 und 4,513,418 werden als weitere Beispiele für Verfahren und Einheiten angegeben, um defekte LSI Komponenten zu bestimmen.
  • Die US Patentschrift 4,608,669 beschreibt ein Gerät mit der Schaltung auf dem Chip, um ein Zeitsignal für eine eingegrabene Speicheranordnung zu generieren. Das Patent beschreibt einen Steuerkreis, der aus einer Reihe von invertierten Verriegelungen besteht, die mit einer Rückführungsschleife verbunden werden knnen. Die Reihe von invertierten Verriegelungen wird verbunden, um in der Anordnung Zeitsignale zu liefern. Die Zugriffszeit kann von der Frequenz der Signalschwingung in der Rückführungsschleife gemessen werden.
  • In einem Artikel mit dem Titel "Performance Assurance of Memories Embedded in VLSI Chips" von K.E. Torku et al, der in Proceedings of the 1986 International Test Conference, Philadelphia, 8-11 Septeinber 1986, IEEE Computer Society Pres, pp 154- 160, werden Verfahren für die Messung der Leistungscharakteristika von eingegrabenen Speichern beschrieben. Auf Seite 155, rechte Spalte, und in Fig. 4 wird eine Annäherung beschrieben, in dem eine Verriegelung, die von der Ausgabe eines Prüftaktes gesteuert wird, in den Schaltkreis eingeführt wird, um die Ausgabe von dem eingegrabenen Speicher aufzufangen. Die Verriegelung wird für eine Zeit N ns aktiviert, welches die schlechteste Zugriffszeit des Speichers ist, solange die Speicherausgaben in die Verriegelung gelesen werden. Alle Speicherausgaben, die innerhalb der N ns nicht geändert wurden, nachdem die Eingabewerte geliefert wurden, können durch Untersuchung der Inhalte der Verriegelung bestimmt werden.
  • Wie zuvor angegeben, enthalten viele der vorgenannten Verfahren zur Prüfung der Makro-Leistungen komplizierte Elemente, die in dem Makro implementiert werden. Außerdem wird bei vielen Prüfverfahren und -geräten Größe oder Art des Makros, das geprüft werden kann, eingeschränkt.
  • Somit ist es der Gegenstand der vorliegenden Erfindung, ein Verfahren und ein Gerät zur Makroleistungsprüfung bereitzustellen, welche nur eine kleine interne Änderung in dem Makro erforderlich machen, und welche für irgendeine Größe oder Art des Makros implementiert werden können.
  • Die Erfindung erfüllt diesen Gegenstand, indem ein Gerät gemäß Anspruch 1 und ein Verfahren gemäß Anspruch 6 bereitgestellt werden.
    • Kurzbeschreibung der Zeichnungen
  • FIG. 1 zeigt ein vereinfachtes Blockdiagramm einer Halbleitereinheit gemäß der vorliegenden Erfindung.
  • FIG. 2A - FIG. 2C sind Zeitablaufdiagramme, um das Prüfverfahren der Halbleitereinheit aus FIG. 1 zu erklären.
  • Figur 1 zeigt einen LSI Chip 1 mit einem eingegrabenen RAM Makro 2 gemäß der Erfindung. Das RAM Makro 2 enthält eine Speicheranordnung 4, Ausgabeverriegelungen (Abtastverstärker) 6, einen Steuerschaltkreis 8, logische Gattermittel 10 und eine Verriegelung 12. Chip 1 enthält außerdem Schnittstellenlogik-Schaltkreise 14, 16, 17, 18, 20, 22 und 24, die zu den Dateneingabe-, Adreß-, Lese-/Schreib-, Makro-Select-, Prüfstrobe-, Prüfaus- bzw. Datenausgabeleitungen gehören. Chip 1 enthält außerdem Empfänger 26 und 28 und Treiber 30 und 32.
  • Die Lese-/Schreibleitung ist über Steuerschaltkreis 8 mit der Anordnung 4 verbunden und dient dazu, die Speicheranordnung 4 anzuweisen, entweder eine Lese- oder eine Schreiboperation durchzuführen. Die Makro-Select-Leitung erstreckt sich über den Logikschaltkreis 18 von Empfänger 26 bis Steuerschaltkreis 8 und Verriegelung 12. Ein Makro-Select-Signal MS, das von der Makro-Select-Leitung geliefert wird, aktiviert die Speicheranordnung 4. In dem Ausführungsbeispiel, das in FIG. 1 abgebildet ist, wird die Speicheranordnung 4 aktiviert, wenn der Steuerschaltkreis 8 ein "LOW" MS Signal empfängt. Der Steuerschaltkreis 8, der alternativ extern mit der Speicheranordnung 4 als einzelnes Element geliefert werden kann, liefert ein "HIGH" SL' Signal an die logischen Gattermittel 10 als Reaktion auf ein "LOW" MS Signal und liefert ein "LOW 'SIGNAL" als Reaktion auf ein "HIGH" MS Signal. Die Prüfstrobeleitung erstreckt sich von Empfänger 28 über den Logikschaltkreis 20 zu Verriegelung 12 und zu den logischen Gattermitteln 10. Der Empfänger 28 wird angepaßt, um ein Prüfstrobesignal TS von einem Tester, zum Beispiel ein Takeda Riken T3340, zu empfangen. Die Prüfausgabeleitung erstreckt sich von Verriegelung 12 über den Logikschaltkreis 22 zu Treiber 30. Die Datenausgabeleitungen erstrecken sich von den Ausgabeverriegelungen 6 über die Logik 24 zu den Treibern 32.
  • Die logischen Gattermittel 10 empfangen Signale SL' und TS als Eingaben und liefern Signal SL als eine Ausgabe an die Ausgabeverriegelungen 6. Die Ausgabeverriegelungen 6 ermöglichen es den Ausgabedaten, aus der Speicheranordnung 4 ausgelesen zu werden, wenn Signal SL "HIGH" ist. Die logischen Gattermittel 10 dienen zur Steuerung der Ausgabeverriegelungen 6 gemäß Signal SL' und Signal TS. Insbesondere sind die logischen Gattermittel 10 so konzipiert, daß diese ein "HIGH" SL Signal (zum Beispiel Ausgabeverriegelungen 6 Freigabesignal) nur hefern, wenn jedes der Signale SL' und TS "HIGH" ist. Demgemäß können logische Gattermittel 10 zum Beispiel in einem UND-Gatter implementiert werden. Da die Ausgabeverriegelungen 6 nur aktiviert werden, wenn Signal SL "HIGH" ist, können somit die Ausgabedaten aus der Speicheranordnung 4 nicht durch die Ausgabeverriegelungen 6 verriegelt werden, bis jedes der Signale SL' und TS "HIGH" ist.
  • Die Verriegelung 12 ist so konzipiert, daß diese das Signal MS an die Prüfausgabeleitung liefert, wenn das Prüfstrobe TS "HIGH" ist. Dies kann erfüllt werden, indem zum Beispiel ein getakteter D Flip-Flop mit dem Signal TS verwendet wird, das als Taktimpuls dient, und mit Signal MS, das als Eingabe in den Flip-Flop 12 dient.
  • Die Prüfoperation der Erfindung wird nun mit Bezug auf die Halbleitereinheit von FIG. 1 und die Zeitablaufdiagramme von FIG. 2A - FIG. 2C beschrieben.
  • Die Prüfoperation gemäß der Erfindung enthält die Bestimmung der Verzögerungszeit T zwischen den Signalen MS und TS in der Schaltung auf dem Chip. Sobald die Verzögerungszeit zwischen diesen Signalen bestimmt ist, ist es möglich, die Zugriffsleistung der Speicheranordnung 4 zu überprüfen.
  • Mit Bezug auf FIG. 2A wird ein Impulssignal MS von dem Empfänger 26 geliefert. Das Signal MS hat eine Vorderkante (z.B. einen Übergang von 1 zu 0) in einer vom Benutzer bestimmten Zeit t&sub1; vom Ursprung t φ. Die Vorderkante (LE) des Signals MS wird als Referenzanteil dienen, der nachstehend beschrieben wird. Da ein "LOW" MS Signal die Speicheranordnung 4 aktiviert, wird die Anordnung 4 in Zeit t&sub1; plus der Verzögerung durch die Schaltlogik 18 aktiv. Außerdem ändert Signal SL' von einem "LOW" Wert in einen "HIGH" Wert.
  • Mit Bezug auf FIG. 213 wird ein Prüfstrobe TS mit Bezug auf den Ursprung t φ vom Empfänger 28 geliefert. Insbesondere empfängt der Empfänger 28 Prüfstrobe TS von dem externen Tester 34, der an "schmoo" (siehe FIG. 2B) angepaßt ist, Signal TS wird wiederholt, bis die Ankunftszeit der Vorderkante des Makro- Select-Signals MS in Treiber 30 gemessen wird. Der Fachmann wird verstehen, daß die Einstellzeit der Verriegelung 12 im Schmoo-Zyklus enthalten ist. Der Schmoo-Zyklus wird erfüllt, indem die Verriegelung 12 auf einen "HIGH" Wert initialisiert wird, und dann die Vorderkante (LE) oder der Übergang des verriegelten MS Signal beobachtet wird. Insbesondere, da das Makro-Select-Signal MS an den D Flip-Flop 12 geliefert wird, und das Prüfstrobe TS als Takt für den Flip-Flop 12 dient, wird die Vorderkante des Makro-Select-Signals MS "aufgefangen" oder "kopiert", wenn das verriegelte MS Signal beobachtet wird, um einen Übergang von "HIGH" in "LOW" (z.B. LE von MS) zu machen. Mit Bezug auf die FIGS. 2A - 2C wird das verriegelte MS Signal gezeigt, wie dieses einen Übergang (z.B. LE von MS aufgefangen) mit einem Schmoo-Zyklus herstellt, der bei Zeit t&sub2; endet.
  • Es sollte klar sein, daß die Messung der Zeit t&sub2; unabhängig von der Zeit ist, die das verriegelte MS Signal benötigt, um die Logik 22 zu durchlaufen, während das verriegelte MS Signal in Treiber 30 nur abgetastet wird (z.B. gemessen), um zu bestimmen, ob die Vorderkante des Signals MS während des Schmoo- Zyklus aufgefangen oder kopiert wurde. Signal TS wird zum Beispiel zuerst für eine spezifizierte Zeit schmoo-ed mit Bezug auf den Ursprung t φ , mit der Hinterkante (TE) des Signals TE, das zu einer spezifizierten Zeit gesetzt wird. Das verriegelte MS Signal (z.B. Ausgabe in Prüfausgabeleitung) wird anschließend beobachtet, um zu bestimmen, ob die Vorderkante des Signals MS aufgefangen wurde. Wenn die Vorderkante des Signals MS nicht aufgefangen wurde, dann würde die Hinterkante des Prüfstrobesignals TS inkrementiert (z.B. Reset), und die Operation wiederholt, bis der Übergang oder der Referenzanteil des Signals MS in der Prüfausgabeleitung beobachtet wird. Wenn das verriegelte MS Signal bei der Herstellung eines Übergangs (z.B. die Vorderkante des Signals MS wurde von dem Flip-Flop 12 aufgefangen) beobachtet wird, dann wird der Hinterkanten- Zeitwert des Signals TS, das zuvor für den Schmoo-Zyklus, welcher den Übergang erzeugte, gesetzt wurde, gespeichert. Da das verriegelte MS Signal nur beobachtet wird, um festzustellen, ob ein Übergang oder Referenzanteil aufgefangen wurde oder nicht, ist dessen Zeit von der Prüfoperation unabhängig.
  • Die Verzögerungszeit T in der Schaltung auf dem Chip zwischen den Signalen MS und TS kann nun berechnet werden, indem der Zeitwert von der Vorderkante des Signals MS (t&sub1;) von dem gespeicherten Zeitwert (t&sub2;) von der Hinterkante des Signals TS subtrahiert wird.
  • An diesem Punkt in der Prüfoperation sind die folgenden Daten verfügbar:
  • (1) Der MS Signalablauf mit Bezug auf den Ursprung tφ;
  • (2) Der TS Signalablauf mit Bezug auf den Ursprpung tφ;
  • (3) Die Verzögerungszeit in der Schaltung auf dem Chip zwischen den Signalen MS und TS (TE von TS minus LE von MS); und
  • (4) Die vom Hersteller spezifizierte Zugriffszeit der Speicheranordnung tm.
  • Die AC Prüfung (Lesezugriffsleistung) kann nun erfüllt werden, indem die Hinterkante des Signals TS von der spezifizierten Zugriffszeit der Anordnung eingestellt wird.
  • Zum Beispiel, wenn Zeit t&sub1; 25 ns mit Bezug auf Ursprung t φ beträgt, und Zeit t&sub2; 40 ns mit Bezug auf Ursprung t φ beträgt, ist die resultierende Verzögerungszeit T in der Schaltung auf dem Chip gleich 15 ns (z. 13. 40 ns - 25 ns). Wenn die vom Hersteller angegebene Zugriffszeit von der Speicheranordnung 4 zum Beispiel 10 ns beträgt, kann eine Leistungsprüfung der Zugriffszeit von der Speicheranordnung 4 ablaufen, indem ein "HIGH" TS Signal für einen Zeitraum P gleich dem Zeitwert mit Bezug auf Ursprung t φ von der Hinterkante des Signals TS plus der vom Hersteller spezifizierten Zugriffszeit tm von der Speicheranordnung geliefert werden. In dem obengenannten Beispiel beträgt der Zeitraum P zur Lieferung eines "HIGH" TS Signals gleich 50 ns (z.B. 40 ns + 10 ns). Durch Lieferung eines "HIGH" TS für den Zeitraum P kann die Zugriffszeit von der Speicheranordnung 4 geprüft werden, während zu Zeit t&sub2; die Signale MS und TS synchronisiert werden. Insbesondere wird bei Zeit t&sub2; Anordnung 4 aktiviert, während MS "LOW" ist, und die Ausgabeverriegelungen 6 aktiviert sind, während die Signale SL' und TS jeweils "HIGH" sind. Wenn ein "HIGH" TS Signal für einen Zeitraum geliefert wird, der gleich der gespeicherten Vorderkante des Signals TS plus der vom Hersteller angegebenen Zugriffszeit tm ist, dann ermöglichen die Ausgabeverriegelungen 6, daß Daten aus der Speicheranordnung 4 nur für Zeit tm ausgelesen werden können. Wenn die Speicheranordnung nicht innerhalb der vom Hersteller angegebenen Zugriffszeit (z.B. Anordnung 4 Zugriffszeit ist langsam) funktioniert, dann werden die Daten aus der Anordnung 4 nicht von den Ausgabeverriegelungen 6 aufgefangen, da das Signal TS nach einer Zeit t&sub2; plus "LOW" wird, wodurch die Ausgabeverriegelung 6 deaktiviert werden. Ein Bediener wird in der Lage sein, zu überprüfen, ob die Speicheranordnung 4 eine langsame Zugriffszeit hat, indem das Auslesen der Ausgabedaten durch Anordnung 4 beobachtet wird und die Ausgabedaen mit den Referenzdaten verglichen werden.
  • Somit ist die vorliegende Erfindung in der Lage, ein Makro von der eingreifenden Schaltlogik zu isolieren, so daß eine genaue Zeitmessung zwischen einem makroaktiven Signal und einer Prüfeingabe während einer Makroleistungsprüfung implementiert werden kann. Durch Verriegelung der Datenausgaben aus der Speicheranordnung 4 über Signal TS ist ein Programmierer in der Lage, die Zugriffszeit des Makros zu steuern. Die Verzögerungszeit T in der Schaltung auf dem Chip zwischen den Signalen MS und TS, die von der eingreifenden Schaltlogik veranlaßt wurde, verhindert die genaue Zeitmessung der Signale MS und TS während einer Leistungsprüffunktion. Das Verfahren und das Gerät der vorliegenden Erfindung sind konzipiert, um die Verzögerungszeit T in der Schaltung auf dem Chip zwischen den Signalen TS und MS zu messen, wodurch genaue Zeitabläufe ermöglicht werden, die für die Zugriffszeitprüfung von Speicheranordnung 4 bestimmt sind.
  • Obwohl ein spezifisches Ausführungsbeispiel der Erfindung beschrieben wurde, ist für den Fachmann ersichtlich, daß zahlreiche Änderungen in der Erfindung durchgeführt werden können, ohne von dem Bereich der anhängenden Ansprüche abzuweichen.

Claims (8)

1. Eine Halbleitereinheit mit einem Makro (2), das in einem Halbleiterchip (1) eingegraben ist, mit externer Chip-Logik, wobei das Makro (2) eine Anordnung (4) enthält, Mittel (8), um ein Eingabesignal (MS) zur Aktivierung der Anordnung (4) zu empfangen, und Ausgabedatenverriegelungen (6), die zu der Anordnung (4) gehören, wobei die Einheit enthält:
logische Gattermittel (10), die mit den Ausgabedatenverriegelungen (6), den logischen Gattermitteln (10), verbunden sind, wodurch eine Zugriffszeit für die Anordnung (4) gesteuert wird; gekennzeichnet durch
Verriegelungsmittel (12), um eine Verzögerungszeit in der Schaltung auf dem Chip zwischen dem Prüfsignal (TS) und dem Eingabesignal (MS) zu bestimmen, wobei diese Verriegelungsmittel (12) das Eingabesignal (MS) empfangen und ein Prüfausgabesignal (TO) als Reaktion auf ein Prüfsignal (TS) ausgeben, wobei die Verriegelungsmittel (12) auf dem Makro (2) untergebracht sind.
2. Die Einheit gemäß Anspruch 1, wobei die logischen Gattermittel (10) ein Steuersignal (SL) an die Ausgabeverriegelungen (6) als Reaktion auf das Eingabesignal (MS) und das Prüfsignal (TS) liefern.
3. Die Einheit gemäß Anspruch 1 oder 2, wobei diese Verriegelungsmittel (12) einen getakteten D Flip-Flop enthalten, der eine Dateneingabe und eine Takteingabe hat, wobei das Prüfsignal (TS) an die Takteingabe und das Eingabesignal (MS) an die Dateneingabe geliefert wird.
4. Die Einheit gemäß Anspruch 2, wobei die logischen Gattermittel (10) UND-Gattermittel zum Empfang des Eingabesignals (MS) und des Prüfsignals (TS) als Eingaben enthalten.
5. Die Einheit gemäß irgendeinem der obengenannten Ansprüche, die außerdem externe Testermittel (34) zur Lieferung des Prüfsignals (TS) enthalten.
.
6. Ein Verfahren, um eine Zugriffszeit eines Makros (2), das in einem Halbleiterchip (1) eingegraben ist, zu prüfen, wobei das Makro (2) eine Anordnung (4) hat, Steuermittel (8), um ein Eingabesignal (MS) zu empfangen und die Anordnung (4) innerhalb des Makros zu aktivieren, Ausgabeverriegelungen (6), die funktionsmäßig zur Verriegelungsauslösung (10) gehören, welche die Ausgabeverriegelungen (6) aktivieren, ein Verriegelungsmittel (12), welches das Eingabesignal (MS) und ein Prüfsignal (TS) empfängt, und ein Prüfausgabesignal (TO) als Reaktion auf das Prüfsignal (TS) und eine spezifizierte Zugriffszeit, wobei das Verfahren die Schritte enthält, um
ein Freigabesignal (SL) für die Ausgabeverriegelungen (6) zu generieren;
Bestimmung einer Verzögerungszeit in der Schaltung auf dem Chip zwischen dem Prüfsignal (TS) und dem Eingabesignal (MS), wobei eine Verriegelungsauslösung das Signal (SL') aktiviert, damit dieses mit dem Eingabesignal (MS) synchronisiert wird;
Lieferung der synchronisierten Ausgabeverriegelung durch Aktivierung des Signals (SL) in den Ausgabeverriegelungen für einen Zeitraum gleich der spezifizierten Zugriffszeit, wobei die Anordnung (4) für die spezifizierte Zugriffszeit aktiviert wird; und
Prüfung der verriegelten Ausgabedaten von den Ausgabeverriegelungen (6) oder des Makros (2).
.
7. Dasverfahren gemäß Anspruch 6, wobei dieser bestimmende Schritt enthält:
Lieferung des Eingabesignals (MS) zur Aktivierung der Anordnung (4) innerhalb des Makros (2) in die Verriegelungsmittel (12), wobei das Eingabesignal (MS) einen Übergangsteil zu einer spezifizierten Zeit hat;
Lieferung des Prüfsignals (TS) in diese Verriegelungsmittel (12) für einen zuvor bestimmten Zeitraum, wobei die Verriegelungsmittel (12) für den zuvor bestimmten Zeitraum aktiviert werden;
Wiederholung dieses Prüfsignals, das einen Schritt mit inkrementalem Anstieg für den Zeitraum, nur hat, wenn der Übergangsanteil (LE) des Eingabesignals nicht von diesen Verriegelungsmittel (12) ausgegeben wird; und
Speicherung des zuvor bestimmten Zeitraums des Prüfsignals (TS), wenn der Übergangsanteil (LE) des Eingabesignals von diesen Verriegelungsmitteln (12) ausgegeben wird.
8. Das Verfahren gemäß Anspruch 6 oder 7, der außerdem den Schritt enthält, um
die angegebene Zeit vom Übergang des Eingabesignals aus dem gespeicherten Zeitraum subtrahieren.
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5367208A (en) 1986-09-19 1994-11-22 Actel Corporation Reconfigurable programmable interconnect architecture
US5365165A (en) * 1986-09-19 1994-11-15 Actel Corporation Testability architecture and techniques for programmable interconnect architecture
US5058087A (en) * 1987-05-29 1991-10-15 Siemens Aktiengesellschaft Process for determining the electrical duration of signal paths
US4982349A (en) * 1989-06-29 1991-01-01 At&T Bell Laboratories Response time analysis system
JP2582906B2 (ja) * 1989-10-21 1997-02-19 東芝マイクロエレクトロニクス株式会社 半導体装置の直流電流・電圧特性の測定方法
US5083299A (en) * 1990-07-16 1992-01-21 Unisys Corporation Tester for measuring signal propagation delay through electronic components
KR920006993A (ko) * 1990-09-28 1992-04-28 정몽헌 Epld의 입출력 마크로셀 시험회로
US5528600A (en) * 1991-01-28 1996-06-18 Actel Corporation Testability circuits for logic arrays
US5181191A (en) * 1991-11-27 1993-01-19 Hughes Aircraft Company Built-in test circuitry providing simple and accurate AC test of digital microcircuits with low bandwidth test equipment and probe stations
US5268639A (en) * 1992-06-05 1993-12-07 Rambus, Inc. Testing timing parameters of high speed integrated circuit devices
US5455517A (en) * 1992-06-09 1995-10-03 International Business Machines Corporation Data output impedance control
CA2099415A1 (en) * 1992-08-27 1994-02-28 Duane Rodney Aadsen Method and apparatus for self-testing of delay faults
US6075418A (en) * 1996-09-17 2000-06-13 Xilinx, Inc. System with downstream set or clear for measuring signal propagation delays on integrated circuits
US6232845B1 (en) 1996-09-17 2001-05-15 Xilinx, Inc. Circuit for measuring signal delays in synchronous memory elements
US6466520B1 (en) 1996-09-17 2002-10-15 Xilinx, Inc. Built-in AC self test using pulse generators
US6233205B1 (en) 1996-09-17 2001-05-15 Xilinx, Inc. Built-in self test method for measuring clock to out delays
US6144262A (en) * 1996-09-17 2000-11-07 Xilinx, Inc. Circuit for measuring signal delays of asynchronous register inputs
US6219305B1 (en) 1996-09-17 2001-04-17 Xilinx, Inc. Method and system for measuring signal propagation delays using ring oscillators
US6069849A (en) * 1996-09-17 2000-05-30 Xilinx, Inc. Method and system for measuring signal propagation delays using the duty cycle of a ring oscillator
US5790479A (en) * 1996-09-17 1998-08-04 Xilinx, Inc. Method for characterizing interconnect timing characteristics using reference ring oscillator circuit
KR100517257B1 (ko) * 1996-11-27 2005-11-28 텍사스 인스트루먼츠 인코포레이티드 메모리어레이테스트회로
US5946245A (en) * 1996-11-27 1999-08-31 Texas Instruments Incorporated Memory array test circuit and method
DE19711097C2 (de) * 1997-03-17 2000-04-06 Siemens Ag Integrierte Schaltung mit einem Speicher und einer Prüfschaltung
US6058496A (en) * 1997-10-21 2000-05-02 International Business Machines Corporation Self-timed AC CIO wrap method and apparatus
ITTO980467A1 (it) * 1998-05-29 1999-11-29 St Microelectronics Srl Circuito di prova aggiuntivo per la misura di tempi di ritardo in circuiti non direttamente accessibili
US6452459B1 (en) 1999-07-22 2002-09-17 Xilinx, Inc. Circuit for measuring signal delays of synchronous memory elements
US6327224B1 (en) 2000-06-16 2001-12-04 International Business Machines Corporation On-chip method for measuring access time and data-pin spread
JP4480238B2 (ja) * 2000-07-18 2010-06-16 Ｏｋｉセミコンダクタ株式会社 半導体装置
US6630838B1 (en) 2001-01-23 2003-10-07 Xilinx, Inc. Method for implementing dynamic burn-in testing using static test signals
US6437597B1 (en) 2001-04-11 2002-08-20 Xilinx, Inc. Methods and circuits for precise edge placement of test signals
US7065684B1 (en) 2002-04-18 2006-06-20 Xilinx, Inc. Circuits and methods for measuring signal propagation delays on integrated circuits
US7212939B2 (en) * 2005-02-18 2007-05-01 Taiwan Semiconductor Manufacturin Co., Ltd. Method and system for timing measurement of embedded macro module
US7308630B2 (en) * 2005-02-22 2007-12-11 International Business Machines Corporation Mechanism to provide test access to third-party macro circuits embedded in an ASIC (application-specific integrated circuit)
US7656182B2 (en) * 2007-03-21 2010-02-02 International Business Machines Corporation Testing method using a scalable parametric measurement macro
FR3110261B1 (fr) * 2020-05-18 2022-04-29 Idemia Starchip Procede et systeme de test d’un circuit integre

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3961252A (en) * 1974-12-20 1976-06-01 International Business Machines Corporation Testing embedded arrays
US3961254A (en) * 1974-12-20 1976-06-01 International Business Machines Corporation Testing embedded arrays
US3961251A (en) * 1974-12-20 1976-06-01 International Business Machines Corporation Testing embedded arrays
US4058767A (en) * 1975-04-29 1977-11-15 International Business Machines Corporation Apparatus and process for testing AC performance of LSI components
US4225957A (en) * 1978-10-16 1980-09-30 International Business Machines Corporation Testing macros embedded in LSI chips
FR2460526A1 (fr) * 1979-06-29 1981-01-23 Ibm France Procede de mesure du temps d'acces d'adresse de memoires mettant en oeuvre la technique de recirculation des donnees, et testeur en resultant
US4482953A (en) * 1980-05-30 1984-11-13 Fairchild Camera & Instrument Corporation Computer with console addressable PLA storing control microcode and microinstructions for self-test of internal registers and ALU
US4430735A (en) * 1981-05-26 1984-02-07 Burroughs Corporation Apparatus and technique for testing IC memories
US4510603A (en) * 1981-05-26 1985-04-09 Burroughs Corporation Testing system for reliable access times in ROM semiconductor memories
US4481627A (en) * 1981-10-30 1984-11-06 Honeywell Information Systems Inc. Embedded memory testing method and apparatus
US4461000A (en) * 1982-03-01 1984-07-17 Harris Corporation ROM/PLA Structure and method of testing
US4513418A (en) * 1982-11-08 1985-04-23 International Business Machines Corporation Simultaneous self-testing system
US4503387A (en) * 1982-12-30 1985-03-05 Harris Corporation A.C. Testing of logic arrays
JPH0711559B2 (ja) * 1983-11-07 1995-02-08 株式会社日立製作所 テストパターン発生装置
US4608669A (en) * 1984-05-18 1986-08-26 International Business Machines Corporation Self contained array timing
JPS6122500A (ja) * 1984-07-09 1986-01-31 Advantest Corp Ｉｃ試験装置

Also Published As

Publication number Publication date
JPH0210278A (ja) 1990-01-16
EP0337106B1 (de) 1995-12-06
EP0337106A3 (de) 1991-07-03
EP0337106A2 (de) 1989-10-18
DE68924995D1 (de) 1996-01-18
US4878209A (en) 1989-10-31

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