JPH0194636A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0194636A JPH0194636A JP62251963A JP25196387A JPH0194636A JP H0194636 A JPH0194636 A JP H0194636A JP 62251963 A JP62251963 A JP 62251963A JP 25196387 A JP25196387 A JP 25196387A JP H0194636 A JPH0194636 A JP H0194636A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- gate
- basic cell
- semiconductor device
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 63
- 230000000694 effects Effects 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 42
- 229910052751 metal Inorganic materials 0.000 description 36
- 239000002184 metal Substances 0.000 description 36
- 238000010586 diagram Methods 0.000 description 18
- 238000000034 method Methods 0.000 description 10
- 239000008188 pellet Substances 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- 239000000919 ceramic Substances 0.000 description 4
- 239000011521 glass Substances 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- OFLYIWITHZJFLS-UHFFFAOYSA-N [Si].[Au] Chemical compound [Si].[Au] OFLYIWITHZJFLS-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000003566 sealing material Substances 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Geometry (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野〕
本発明は、半導体装置、特にゲートアレイ方式の半導体
素子を搭載した半導体装置に利用して有効な技術に関す
る。
素子を搭載した半導体装置に利用して有効な技術に関す
る。
半導体装置に搭載される半導体素子の設計技術として、
セミカスタムLSIに分類されるものとして、ゲートア
レイ方式とスタンダードセル方式とが知られている。
セミカスタムLSIに分類されるものとして、ゲートア
レイ方式とスタンダードセル方式とが知られている。
前記ゲートアレイ方式について記載されている例として
は、たとえば日経マグロウヒル社発行、「日経マイクロ
デバイセズJ、1986年7月号P111〜P126が
ある。
は、たとえば日経マグロウヒル社発行、「日経マイクロ
デバイセズJ、1986年7月号P111〜P126が
ある。
ここで、一般にゲートアレイ方式は、数個の単位セルで
構成される基本セルを画一的に形成した素子を製造し、
この最終工程においてマスクを変更することにより配線
のみを変更して各種の異なったロジック素子が得られる
ようにしたものである。これに対して、スタンダードセ
ル方式は、素子表面の拡散工程の段階からそれぞれ独立
した異なる工程を経て製造されるものである。
構成される基本セルを画一的に形成した素子を製造し、
この最終工程においてマスクを変更することにより配線
のみを変更して各種の異なったロジック素子が得られる
ようにしたものである。これに対して、スタンダードセ
ル方式は、素子表面の拡散工程の段階からそれぞれ独立
した異なる工程を経て製造されるものである。
以上のように、ゲートアレイ方式は、製造工程が一部共
通化できるため、その開発期間がスタンダードセル方式
に較べて短くてすむという利点を育している。
通化できるため、その開発期間がスタンダードセル方式
に較べて短くてすむという利点を育している。
前記ゲートアレイ方式による半導体集積回路の例をさら
に第6図〜第11図によって詳細に説明する。
に第6図〜第11図によって詳細に説明する。
第6図は従来技術によるゲートアレイ方式の半導体集積
回路の構成を示す説明図、第7図は多層配線の構成例を
示す説明図、第8図は2人力NANDゲートのシンボル
図、第9図は第8図におけるN A N Dゲートの等
価回路図、第10図は第8図で示されたNANDゲート
を素子上で実現した場合のレイアウト図、第11図は前
記ゲートの断面模式図である。
回路の構成を示す説明図、第7図は多層配線の構成例を
示す説明図、第8図は2人力NANDゲートのシンボル
図、第9図は第8図におけるN A N Dゲートの等
価回路図、第10図は第8図で示されたNANDゲート
を素子上で実現した場合のレイアウト図、第11図は前
記ゲートの断面模式図である。
第6図において、1は半導体素子における半導体基体、
2は一対のp−MOSトランジスタ2aとn−MOSト
ランジスタ2bとにより構成される基本セル、4はこの
基本セル2の組み合わせにより構成された一定の論理セ
ル、5で示される範囲は余領域を示してあり、この余領
域5において図中6で水平方向に実線で示されている線
は第1層金属配線、一方垂直方向に破線で示されている
線7は第2層金属配線であり、この第1層金属配線6と
第2層金属配線7とはスルーホール8により層間接続さ
れている。
2は一対のp−MOSトランジスタ2aとn−MOSト
ランジスタ2bとにより構成される基本セル、4はこの
基本セル2の組み合わせにより構成された一定の論理セ
ル、5で示される範囲は余領域を示してあり、この余領
域5において図中6で水平方向に実線で示されている線
は第1層金属配線、一方垂直方向に破線で示されている
線7は第2層金属配線であり、この第1層金属配線6と
第2層金属配線7とはスルーホール8により層間接続さ
れている。
このようなゲートアレイ方式の半導体集積回路を、さら
に具体的に示したのが第4図である。
に具体的に示したのが第4図である。
第4図中、前記基本セル2にふいて、p−MOSトラン
ジスタ2aとn−MOSトランジスタ2bとの間には第
6図では図示しなかったゲート電極配線10が図中縦方
向に形成されており、このゲート電極配線10の両端延
長方向には前記第6図で説明した余領域5が形成されて
いる。この基本セル2の1個または複数個を適宜組み合
わせることにより、インバータ、フリップフロップ等の
論理セル4を構成できるようになっている。 このよう
な論理セル4を構成するためには、基本セル2のゲート
電極配線10と、前記第1層および第2層金属配線6,
7と、さらにスルーホール8が用いられている。ここで
、スルーホール8は、各層の金属配線どうしを接続する
ため、あるいは前記p−MOSトランジスタ2aまたは
n−MOSトランジスタ2bと第1層金属配線6とを電
気的に接続するために用いられている。
ジスタ2aとn−MOSトランジスタ2bとの間には第
6図では図示しなかったゲート電極配線10が図中縦方
向に形成されており、このゲート電極配線10の両端延
長方向には前記第6図で説明した余領域5が形成されて
いる。この基本セル2の1個または複数個を適宜組み合
わせることにより、インバータ、フリップフロップ等の
論理セル4を構成できるようになっている。 このよう
な論理セル4を構成するためには、基本セル2のゲート
電極配線10と、前記第1層および第2層金属配線6,
7と、さらにスルーホール8が用いられている。ここで
、スルーホール8は、各層の金属配線どうしを接続する
ため、あるいは前記p−MOSトランジスタ2aまたは
n−MOSトランジスタ2bと第1層金属配線6とを電
気的に接続するために用いられている。
ところで、多層配線の構成例を示す第7図は、各層の配
線路構成とDA(口esign Automation
)プログラムが扱うことのできる格子(以下DA格子と
いう)との関係を示している。第7図において、横方向
の座標Xは、基本セル2と直交する配線のDA格子座標
を示してふり、縦方向の座標Yは、基本セル2と平行な
配線のDA格子座標を示している。なお、座標X、Yに
おけるm右よびnはそれぞれ任意の整数である。
線路構成とDA(口esign Automation
)プログラムが扱うことのできる格子(以下DA格子と
いう)との関係を示している。第7図において、横方向
の座標Xは、基本セル2と直交する配線のDA格子座標
を示してふり、縦方向の座標Yは、基本セル2と平行な
配線のDA格子座標を示している。なお、座標X、Yに
おけるm右よびnはそれぞれ任意の整数である。
第7図において、実線で示される縦方向の配線路14は
、p−MOSトランジスタ2a、n−MO3トランジス
タ2bのために確保される配線列であり、それぞれ2D
A格子間隔によって設けられている。
、p−MOSトランジスタ2a、n−MO3トランジス
タ2bのために確保される配線列であり、それぞれ2D
A格子間隔によって設けられている。
また、横方向に実線で延設された配線路15は、第1層
金属配線6のために確保される配線路であり、基本セル
列と平行な方向にそれぞれIDA格子間隔で設けられて
いる。
金属配線6のために確保される配線路であり、基本セル
列と平行な方向にそれぞれIDA格子間隔で設けられて
いる。
さらに縦方向に延設される破線で示される配線路16は
、第2層金属配線7のために確保される配線路であり、
前記縦方向の配線路14からIDA格子分だけずれた位
置に、それぞれ2DA間隔毎に該配線路14と平行に設
けられている。
、第2層金属配線7のために確保される配線路であり、
前記縦方向の配線路14からIDA格子分だけずれた位
置に、それぞれ2DA間隔毎に該配線路14と平行に設
けられている。
すなわち、半導体素子上の回路設計に際しては、予め用
意された前記の各配線路14,15.’16を選択的に
用いることにより、所望の回路パターンを実現すること
ができる。
意された前記の各配線路14,15.’16を選択的に
用いることにより、所望の回路パターンを実現すること
ができる。
また、前記半導体素子における断面構造について簡単に
説明すると、前記半導体基体1の上層にp−MOSトラ
ンジスタ2aとn−MOSトランジスタ2bとが拡散工
程により形成されており、その上層には図示されない絶
縁層を介してまず第1層金属配線6が形成されている。
説明すると、前記半導体基体1の上層にp−MOSトラ
ンジスタ2aとn−MOSトランジスタ2bとが拡散工
程により形成されており、その上層には図示されない絶
縁層を介してまず第1層金属配線6が形成されている。
さらにその上層には絶縁層を介して第2層金属配線7が
形成された構造となっている。
形成された構造となっている。
ここで、前記のような基本セル2と金属配線6゜7を用
いて形成される論理セルの構成例について具体的に説明
する。
いて形成される論理セルの構成例について具体的に説明
する。
第8図に示すようなNANDゲートは、一般的には第9
図に示される等価回路により実現されている。第9図に
おいて、18は電源配線VDDであり、19は接地配線
である。
図に示される等価回路により実現されている。第9図に
おいて、18は電源配線VDDであり、19は接地配線
である。
この第9図で示された等価回路を、半導体素子上の基本
セル2をレイアウトして実現したものが第10図に示さ
れている。
セル2をレイアウトして実現したものが第10図に示さ
れている。
すなわち、第10図ではp−MOSトランジスタ2aお
よびn−MOS)ランジメタ2b上のゲート電極配線1
0が入力端子A、Bを構成しており、さらにこの上層に
は該ゲート電極配線10と直交する方向に電源配線18
および接地配線19が配設されている。
よびn−MOS)ランジメタ2b上のゲート電極配線1
0が入力端子A、Bを構成しており、さらにこの上層に
は該ゲート電極配線10と直交する方向に電源配線18
および接地配線19が配設されている。
前記基本セル2内のp−MOS トランジスタ2aの内
部どうし、あるいはこれとn−MOSトランジスタ2b
とは、前記第1層金属配線6によってスルーホール8を
介して接続されており、これにより第9図の回路構成が
実現されている。
部どうし、あるいはこれとn−MOSトランジスタ2b
とは、前記第1層金属配線6によってスルーホール8を
介して接続されており、これにより第9図の回路構成が
実現されている。
なお、前記基本セル2どうしの間は、第11図に示され
るように絶縁層20によって各々分離された構造となっ
ている。
るように絶縁層20によって各々分離された構造となっ
ている。
ところで、近年においては、論理設計の工程数を低減す
るために一定の論理の組み合わせを予めライブラリィ化
して使用する要請、あるいは自動設計プログラム等の発
達による要請に伴って、ゲート規模の大きな論理セルが
多用されるようになってきている。
るために一定の論理の組み合わせを予めライブラリィ化
して使用する要請、あるいは自動設計プログラム等の発
達による要請に伴って、ゲート規模の大きな論理セルが
多用されるようになってきている。
このような大規模な論理セルを前記ゲートアレイ方式に
より構成した場合において、論理セル4の内部配線のみ
では配線が不足し、このため、第4図に示されるように
、基本セル2からの配線の引き回しを必然的に余領域5
の第1層金属配線6を一部利用して実現せざるを得なか
った。
より構成した場合において、論理セル4の内部配線のみ
では配線が不足し、このため、第4図に示されるように
、基本セル2からの配線の引き回しを必然的に余領域5
の第1層金属配線6を一部利用して実現せざるを得なか
った。
このどき、第4図に示すように、前記基本セル2のゲー
ト電極配線10と前記第1層金属配線6とを接続するた
めに、図中縦方向に引き延ばし配線として第2層金属配
線7を用いることになる。
ト電極配線10と前記第1層金属配線6とを接続するた
めに、図中縦方向に引き延ばし配線として第2層金属配
線7を用いることになる。
そのため、前記のようにゲート規模が拡大するにつれて
、必然的に前記第2層金属配線7を多用する結果となる
。
、必然的に前記第2層金属配線7を多用する結果となる
。
以上のように、論理セル4の内部配線のために第2層金
属配線7が多用されることになると、第5図に示すよう
に、基本セル2上を通過するだけのゲート間配線の引き
回しに際して、前記内部配線の部分を避けて配線を行わ
なければならなくなるため、ゲート間配線における引き
回し自由度が著しく低下する結果となっている。
属配線7が多用されることになると、第5図に示すよう
に、基本セル2上を通過するだけのゲート間配線の引き
回しに際して、前記内部配線の部分を避けて配線を行わ
なければならなくなるため、ゲート間配線における引き
回し自由度が著しく低下する結果となっている。
このようにゲート間配線の引き回し自由度が低下すると
、自動配線プログラムの実行によっても論理セル間の未
配線本数が多く残存し、場合によっては人手によっても
追加配線が困難となる可能性があった。この結果、ゲー
トアレイ方式の半導体装置において、ゲート使用率が低
下し、ひいては半導体素子としての機能および性能の低
下を来すおそれがある。
、自動配線プログラムの実行によっても論理セル間の未
配線本数が多く残存し、場合によっては人手によっても
追加配線が困難となる可能性があった。この結果、ゲー
トアレイ方式の半導体装置において、ゲート使用率が低
下し、ひいては半導体素子としての機能および性能の低
下を来すおそれがある。
さらに、第4図からも明らかなように、余領域5までの
引き延ばし配線として第2層金属配線7を経由させるた
めに、スルーホール8をも多用することとなり、その加
工工程が複雑化する結果となっていた。
引き延ばし配線として第2層金属配線7を経由させるた
めに、スルーホール8をも多用することとなり、その加
工工程が複雑化する結果となっていた。
本発明は、上記問題点に着目してなされたちのであり、
その目的はゲートアレイ方式におけるゲート使用率を高
め信頼性の高い半導体装置を提供することにある。
その目的はゲートアレイ方式におけるゲート使用率を高
め信頼性の高い半導体装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、基本セルを形成するゲート電極配線の一端を
前記基本セルの余領域に延設し、該余領域の配線とスル
ーホールを介して接続した構造の半導体素子を搭載した
半導体装置構造とするものである。
前記基本セルの余領域に延設し、該余領域の配線とスル
ーホールを介して接続した構造の半導体素子を搭載した
半導体装置構造とするものである。
上記した手段によれば、ゲート電極配線の一端が基本セ
ルの余領域にまで延設された構造であるため、論理セル
の内部配線を行うために、基本セル領域上の金属配線を
多用する必要がなくなり、論理規模が複雑化した場合に
おいても、ゲート間配線の引き回し自由度を低下させる
ことなく、半導体素子のゲート使用率を高め、ひいては
半導体装置の信頼性を高めることができる。
ルの余領域にまで延設された構造であるため、論理セル
の内部配線を行うために、基本セル領域上の金属配線を
多用する必要がなくなり、論理規模が複雑化した場合に
おいても、ゲート間配線の引き回し自由度を低下させる
ことなく、半導体素子のゲート使用率を高め、ひいては
半導体装置の信頼性を高めることができる。
第1図は本発明の一実施例である半導体装置の半導体素
子上に形成された集積回路の構成を示す説明図、第2図
は該実施例における多層配線の構成例を示す説明図、第
3図は本実施例の半導体装置の構造を示す断面説明図で
ある。
子上に形成された集積回路の構成を示す説明図、第2図
は該実施例における多層配線の構成例を示す説明図、第
3図は本実施例の半導体装置の構造を示す断面説明図で
ある。
本実施例の半導体装置31は、第3図に示されるように
、内部に半導体ペレット32 (半導体素子)を気密封
止したデュアル・イン・ライン(DIL>形の半導体装
置であるが、このパッケージ構造については、図示した
のものはあくまでも一例であり、ピングリッドアレイ形
、フラットパッケージ(FP)等いかなるものであって
もよい。
、内部に半導体ペレット32 (半導体素子)を気密封
止したデュアル・イン・ライン(DIL>形の半導体装
置であるが、このパッケージ構造については、図示した
のものはあくまでも一例であり、ピングリッドアレイ形
、フラットパッケージ(FP)等いかなるものであって
もよい。
前記半導体装置31は、グリーンシートを焼結して得ら
れるセラミック基板33を有しており、該セラミック基
板33の上面周囲は低融点ガラス34等の封止材を用い
てアルミナ等のキャップ35が取付けられており、外部
から密閉された構造となっている。セラミック基板33
の上面中央には半導体ペレットの装着される凹部36が
形成されている。凹部36の周囲には低融点ガラス34
を介して導電性の金属からなるリード37が外部方向に
延設されており、その先端は、パッケージ外に突出され
、さらにL字状に加工された状態となっている。
れるセラミック基板33を有しており、該セラミック基
板33の上面周囲は低融点ガラス34等の封止材を用い
てアルミナ等のキャップ35が取付けられており、外部
から密閉された構造となっている。セラミック基板33
の上面中央には半導体ペレットの装着される凹部36が
形成されている。凹部36の周囲には低融点ガラス34
を介して導電性の金属からなるリード37が外部方向に
延設されており、その先端は、パッケージ外に突出され
、さらにL字状に加工された状態となっている。
半導体ペレット32はその裏面において前記凹部36の
底面と、金−シリコン共晶あるいは銀ペースト39等に
よって接合されている。半導体ペレット32の上面に形
成されたポンディングパッド32a°と前記リード37
とは、金(Au)、銅(Cu)あるいはアルミニウム(
A1)等の導電性のワイヤ38により結線されており、
これにより、半導体ペレット32上に形成された集積回
路に対して、外部より電源VlllDの供給、信号A、
B。
底面と、金−シリコン共晶あるいは銀ペースト39等に
よって接合されている。半導体ペレット32の上面に形
成されたポンディングパッド32a°と前記リード37
とは、金(Au)、銅(Cu)あるいはアルミニウム(
A1)等の導電性のワイヤ38により結線されており、
これにより、半導体ペレット32上に形成された集積回
路に対して、外部より電源VlllDの供給、信号A、
B。
Cの人出力等が実現される構造となっている。
ここで、本実施例に用いられる半導体ペレット32上に
形成される集積回路について説明すると、本実施例にお
ける集積回路は、いわゆるゲートアレイ方式の回路であ
り、1個〜数個の基本セルを用いてゲート間配線を適宜
選択的に行うことにより、所定の論理を実現するもので
ある。
形成される集積回路について説明すると、本実施例にお
ける集積回路は、いわゆるゲートアレイ方式の回路であ
り、1個〜数個の基本セルを用いてゲート間配線を適宜
選択的に行うことにより、所定の論理を実現するもので
ある。
第1図にふいて、1は半導体基体、2aはp−MOSト
ランジスタ、2bはn−MOSトランジスタ、5は余領
域、6は第1層金属配線1.8はスルーホール、IOは
ゲート電極配線をそれぞれ示しており、これらの構成は
従来技術の第4図とほぼ同様であるが、本実施例の第1
図においては、ゲート電極配線10の端部がそれぞれ余
領域5にまで延設されて、この延設部10aと前記第1
層金属配線6とが直接スルーホール8によって接続され
た構造となっている。このようなゲート電極配線10の
延設部10aは、ゲート電極配線10を形成する際のマ
スクを僅かに変更するのみで容易に形成可能なものであ
る。
ランジスタ、2bはn−MOSトランジスタ、5は余領
域、6は第1層金属配線1.8はスルーホール、IOは
ゲート電極配線をそれぞれ示しており、これらの構成は
従来技術の第4図とほぼ同様であるが、本実施例の第1
図においては、ゲート電極配線10の端部がそれぞれ余
領域5にまで延設されて、この延設部10aと前記第1
層金属配線6とが直接スルーホール8によって接続され
た構造となっている。このようなゲート電極配線10の
延設部10aは、ゲート電極配線10を形成する際のマ
スクを僅かに変更するのみで容易に形成可能なものであ
る。
このように、本実施例ではゲート電極配線10は延設部
10aによってその端部が余領域5にまで延設された構
造となっているため、論理セル4の内部配線の一部に第
1層金属配線6を用いる場合においても、第4図に示し
たような第2層金属配線7を用いる必要がない。
10aによってその端部が余領域5にまで延設された構
造となっているため、論理セル4の内部配線の一部に第
1層金属配線6を用いる場合においても、第4図に示し
たような第2層金属配線7を用いる必要がない。
そのため、基本セル2上の第2層金属配線7を未使用の
状態で維持しておくことができ、ゲート間配線に際して
この未使用状態の第2層金属配線7を多く割り当てるこ
とができる。この点について、従来例の第5図では、前
述のように、論理セル4の内部配線のために、第2層金
属配線7が多用されており、このために基本セル2上を
通過するゲート間配線の引き回しが複雑となっていた。
状態で維持しておくことができ、ゲート間配線に際して
この未使用状態の第2層金属配線7を多く割り当てるこ
とができる。この点について、従来例の第5図では、前
述のように、論理セル4の内部配線のために、第2層金
属配線7が多用されており、このために基本セル2上を
通過するゲート間配線の引き回しが複雑となっていた。
しかし、本実施例によれば、ゲート間配線に際して、未
使用状態の第2層金属配線が数多く利用できるため、第
2図に示されるように、基本セル2上において、ゲート
間配線を無理なく通過させることが可能となる。このよ
うに、ゲート間配線の引き回しの自由度が大幅に向上し
、半導体集積回路全体からみると、ゲート使用率が向上
している。
使用状態の第2層金属配線が数多く利用できるため、第
2図に示されるように、基本セル2上において、ゲート
間配線を無理なく通過させることが可能となる。このよ
うに、ゲート間配線の引き回しの自由度が大幅に向上し
、半導体集積回路全体からみると、ゲート使用率が向上
している。
このように、本実施例によれば以下の効果を得ることか
できる。
できる。
\
(1)、ゲート電極配線10の端部を余領域5にまで延
設し、この延設部10aと余領域5に設けられた第1層
金属配線6とを直接スルーホール8で接続して論理セル
4の内部配線を行なうことにより、ここで未使用の多数
の第2層金属配線7を基本セル2上を通過するゲート間
配線に割り当てることができるため、ゲート間配線の引
き回し自由度が向上する。
設し、この延設部10aと余領域5に設けられた第1層
金属配線6とを直接スルーホール8で接続して論理セル
4の内部配線を行なうことにより、ここで未使用の多数
の第2層金属配線7を基本セル2上を通過するゲート間
配線に割り当てることができるため、ゲート間配線の引
き回し自由度が向上する。
(2)、前記(1)により、半導体集積回路におけるゲ
ート使用率を高めることができ、半導体装置の高集積化
を実現できる。
ート使用率を高めることができ、半導体装置の高集積化
を実現できる。
(3)、前記(1)により、スルーホール8の数が低減
するため、集積回路上の加工が容易となり半導体装置の
製造効率を向上させることができる。
するため、集積回路上の加工が容易となり半導体装置の
製造効率を向上させることができる。
(4)、前記(1)により、配線における接続部分が減
少するため、集積回路の電気特性を向上させることがで
き、作動信頼性の高い半導体装置を提供することができ
る。
少するため、集積回路の電気特性を向上させることがで
き、作動信頼性の高い半導体装置を提供することができ
る。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、配線層として
は、第1金属配線6と第2金属配線7の2種類を用いた
場合について説明したが、さらに3層以゛上の金属配線
層を有する構造のものであってもよい。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、配線層として
は、第1金属配線6と第2金属配線7の2種類を用いた
場合について説明したが、さらに3層以゛上の金属配線
層を有する構造のものであってもよい。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
すなわち、基本セルのゲート電極配線の一端を基本セル
の余領域に延設され該余領域の配線とスルーホールを介
して接続した半導体素子構造を備えた半導体装置とする
ことによって、基本セル領域上の金属配線を多用する必
要がなくなるため、論理規模が複雑化した場合において
も、ゲート間配線の引き回し自由度を低下させることな
く、半導体素子のゲート使用率を高め、ひいては半導体
装置の信頼性を高めることができる。
の余領域に延設され該余領域の配線とスルーホールを介
して接続した半導体素子構造を備えた半導体装置とする
ことによって、基本セル領域上の金属配線を多用する必
要がなくなるため、論理規模が複雑化した場合において
も、ゲート間配線の引き回し自由度を低下させることな
く、半導体素子のゲート使用率を高め、ひいては半導体
装置の信頼性を高めることができる。
第1図は本発明の一実施例である半導体装置の半導体素
子上に形成された集積回路の構成を示す説明図、 第2図は該実施例における多層配線の構成例を示す説明
図、 第3図は該実施例の半導体装置の構造を示す断面説明図
、 第4図は従来技術の集積回路の構成を示す説明図、 第5図は従来技術の多層配線の構成例を示す説明図、 第6図は従来技術によるゲートアレイ方式の半導体集積
回路の概略を示す説明図、 第7図は従来技術の多層配線の構成例を示す説明図、 第8図は2人力NANDゲートのシンボル図、第9図は
第8図におけるNANDゲートの等価回路図、 第10図は第8図で示されたNANDゲートを素子上で
実現した場合のレイアウト図、第11図は前記第8図で
示されたゲートの断面模式図である。 1・・・半導体基体、2・・・基本セル、2a・・・p
−MOSトランジスタ、2b・・・n−MOSトランジ
スタ、4・・・論理セル、5・・・余領域、6・・・第
1層金属配線、7・・・第2層金属配線、8・・・スル
ーホール、10・・・ゲート電極配線、10a・・・延
設部、14゜15.16・・・配線路、18・・・電源
配線、19・・・接地配線、20・・・絶縁層、31・
・・半導体装置、32・・・半導体ペレット(半導体°
素子)、32a・・・ポンディングパッド、33・・・
セラミック基板、34・・・低融点ガラス、35・・・
キャップ、36・・・凹部、37・・・リード、38・
・・ワイヤ、39・・・銀ペースト。 代理人 弁理士 筒 井 大 和 第1図 ′:52図 第3図 第4図 第5図 第7図 第8図 第10図 第11図 第9図 ] ■
子上に形成された集積回路の構成を示す説明図、 第2図は該実施例における多層配線の構成例を示す説明
図、 第3図は該実施例の半導体装置の構造を示す断面説明図
、 第4図は従来技術の集積回路の構成を示す説明図、 第5図は従来技術の多層配線の構成例を示す説明図、 第6図は従来技術によるゲートアレイ方式の半導体集積
回路の概略を示す説明図、 第7図は従来技術の多層配線の構成例を示す説明図、 第8図は2人力NANDゲートのシンボル図、第9図は
第8図におけるNANDゲートの等価回路図、 第10図は第8図で示されたNANDゲートを素子上で
実現した場合のレイアウト図、第11図は前記第8図で
示されたゲートの断面模式図である。 1・・・半導体基体、2・・・基本セル、2a・・・p
−MOSトランジスタ、2b・・・n−MOSトランジ
スタ、4・・・論理セル、5・・・余領域、6・・・第
1層金属配線、7・・・第2層金属配線、8・・・スル
ーホール、10・・・ゲート電極配線、10a・・・延
設部、14゜15.16・・・配線路、18・・・電源
配線、19・・・接地配線、20・・・絶縁層、31・
・・半導体装置、32・・・半導体ペレット(半導体°
素子)、32a・・・ポンディングパッド、33・・・
セラミック基板、34・・・低融点ガラス、35・・・
キャップ、36・・・凹部、37・・・リード、38・
・・ワイヤ、39・・・銀ペースト。 代理人 弁理士 筒 井 大 和 第1図 ′:52図 第3図 第4図 第5図 第7図 第8図 第10図 第11図 第9図 ] ■
Claims (1)
- 1、少なくとも一対のp−MOSトランジスタとn−M
OSトランジスタとゲート電極配線とで構成される複数
の基本セルを適宜組み合わせることによって一定の論理
セルが構成されるゲートアレイ方式の半導体素子を搭載
しており、前記基本セルのゲート電極配線の一端が該基
本セルの余領域に延設され該余領域の配線とスルーホー
ルを介して接続されていることを特徴とする半導体装置
。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62251963A JPH0194636A (ja) | 1987-10-06 | 1987-10-06 | 半導体装置 |
US07/253,186 US4949157A (en) | 1987-10-06 | 1988-10-04 | Large scale integrated circuit |
KR1019880013051A KR910009423B1 (ko) | 1987-10-06 | 1988-10-06 | 고밀도 집적회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62251963A JPH0194636A (ja) | 1987-10-06 | 1987-10-06 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0194636A true JPH0194636A (ja) | 1989-04-13 |
Family
ID=17230591
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62251963A Pending JPH0194636A (ja) | 1987-10-06 | 1987-10-06 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4949157A (ja) |
JP (1) | JPH0194636A (ja) |
KR (1) | KR910009423B1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0831458B2 (ja) * | 1987-09-08 | 1996-03-27 | 三菱電機株式会社 | 超電導配線集積回路 |
US5168342A (en) * | 1989-01-30 | 1992-12-01 | Hitachi, Ltd. | Semiconductor integrated circuit device and manufacturing method of the same |
EP0393620B1 (en) * | 1989-04-19 | 1997-10-22 | Seiko Epson Corporation | Semiconductor device |
JPH0828120B2 (ja) * | 1990-05-23 | 1996-03-21 | 株式会社東芝 | アドレスデコード回路 |
US5079614A (en) * | 1990-09-26 | 1992-01-07 | S-Mos Systems, Inc. | Gate array architecture with basic cell interleaved gate electrodes |
JP3556814B2 (ja) * | 1997-10-23 | 2004-08-25 | 株式会社ルネサステクノロジ | フィールドシールド分離トランジスタ |
KR100525111B1 (ko) * | 2004-04-19 | 2005-11-01 | 주식회사 하이닉스반도체 | 반도체 소자 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6135535A (ja) * | 1984-07-27 | 1986-02-20 | Fujitsu Ltd | マスタ−スライス集積回路装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0131463B1 (en) * | 1983-07-09 | 1989-03-15 | Fujitsu Limited | Masterslice semiconductor device |
JPH0693480B2 (ja) * | 1985-03-29 | 1994-11-16 | 株式会社東芝 | 半導体集積回路装置 |
JPH0789568B2 (ja) * | 1986-06-19 | 1995-09-27 | 日本電気株式会社 | 集積回路装置 |
-
1987
- 1987-10-06 JP JP62251963A patent/JPH0194636A/ja active Pending
-
1988
- 1988-10-04 US US07/253,186 patent/US4949157A/en not_active Expired - Fee Related
- 1988-10-06 KR KR1019880013051A patent/KR910009423B1/ko not_active IP Right Cessation
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6135535A (ja) * | 1984-07-27 | 1986-02-20 | Fujitsu Ltd | マスタ−スライス集積回路装置 |
Also Published As
Publication number | Publication date |
---|---|
US4949157A (en) | 1990-08-14 |
KR890007406A (ko) | 1989-06-19 |
KR910009423B1 (ko) | 1991-11-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4674113B2 (ja) | 半導体装置及びその製造方法 | |
KR910000155B1 (ko) | 반도체 집적회로장치 및 그 제조방법 | |
US5715147A (en) | Semiconductor device having an interconnecting circuit board | |
US8237267B2 (en) | Semiconductor device having a microcomputer chip mounted over a memory chip | |
JPS6290953A (ja) | 樹脂封止型半導体装置 | |
JPH0529456A (ja) | 半導体集積回路装置 | |
KR100203934B1 (ko) | 패턴닝된 리드프레임을 이용한 멀티 칩 패키지 | |
JPH113984A (ja) | 半導体集積回路装置 | |
JPH07111971B2 (ja) | 集積回路装置の製造方法 | |
US20010050423A1 (en) | Semiconductor device | |
US5399904A (en) | Array type semiconductor device having insulating circuit board | |
US6043144A (en) | Bonding-pad structure for integrated circuit and method of fabricating the same | |
JPH0194636A (ja) | 半導体装置 | |
JPH01225137A (ja) | 半導体集積回路装置 | |
JP2011222901A (ja) | 半導体装置 | |
JPS6159860A (ja) | 半導体集積回路装置の製造方法 | |
JPH05243482A (ja) | 半導体集積回路 | |
US5126828A (en) | Wafer scale integration device | |
JPH0329182B2 (ja) | ||
KR100247641B1 (ko) | 적층형 볼 그리드 어레이 패키지 및 그의 제조방법 | |
JPH0697666A (ja) | 電子装置 | |
KR20000027519A (ko) | 멀티 칩 패키지 | |
JP2752262B2 (ja) | 1チップlsiの製造方法 | |
KR20060074143A (ko) | Fbga 패키지 | |
US6159774A (en) | Multi-layer interconnection layout between a chip core and peripheral devices |