JPH0194636A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 本発明は、半導体装置、特にゲートアレイ方式の半導体
素子を搭載した半導体装置に利用して有効な技術に関す
る。

〔従来の技術〕

半導体装置に搭載される半導体素子の設計技術として、
セミカスタムＬＳＩに分類されるものとして、ゲートア
レイ方式とスタンダードセル方式とが知られている。

前記ゲートアレイ方式について記載されている例として
は、たとえば日経マグロウヒル社発行、「日経マイクロ
デバイセズＪ、１９８６年７月号Ｐ１１１〜Ｐ１２６が
ある。

ここで、一般にゲートアレイ方式は、数個の単位セルで
構成される基本セルを画一的に形成した素子を製造し、
この最終工程においてマスクを変更することにより配線
のみを変更して各種の異なったロジック素子が得られる
ようにしたものである。これに対して、スタンダードセ
ル方式は、素子表面の拡散工程の段階からそれぞれ独立
した異なる工程を経て製造されるものである。

以上のように、ゲートアレイ方式は、製造工程が一部共
通化できるため、その開発期間がスタンダードセル方式
に較べて短くてすむという利点を育している。

前記ゲートアレイ方式による半導体集積回路の例をさら
に第６図〜第１１図によって詳細に説明する。

第６図は従来技術によるゲートアレイ方式の半導体集積
回路の構成を示す説明図、第７図は多層配線の構成例を
示す説明図、第８図は２人力ＮＡＮＤゲートのシンボル
図、第９図は第８図におけるＮ　Ａ　Ｎ　Ｄゲートの等
価回路図、第１０図は第８図で示されたＮＡＮＤゲート
を素子上で実現した場合のレイアウト図、第１１図は前
記ゲートの断面模式図である。

第６図において、１は半導体素子における半導体基体、
２は一対のｐ−ＭＯＳトランジスタ２ａとｎ−ＭＯＳト
ランジスタ２ｂとにより構成される基本セル、４はこの
基本セル２の組み合わせにより構成された一定の論理セ
ル、５で示される範囲は余領域を示してあり、この余領
域５において図中６で水平方向に実線で示されている線
は第１層金属配線、一方垂直方向に破線で示されている
線７は第２層金属配線であり、この第１層金属配線６と
第２層金属配線７とはスルーホール８により層間接続さ
れている。

このようなゲートアレイ方式の半導体集積回路を、さら
に具体的に示したのが第４図である。

第４図中、前記基本セル２にふいて、ｐ−ＭＯＳトラン
ジスタ２ａとｎ−ＭＯＳトランジスタ２ｂとの間には第
６図では図示しなかったゲート電極配線１０が図中縦方
向に形成されており、このゲート電極配線１０の両端延
長方向には前記第６図で説明した余領域５が形成されて
いる。この基本セル２の１個または複数個を適宜組み合
わせることにより、インバータ、フリップフロップ等の
論理セル４を構成できるようになっている。　このよう
な論理セル４を構成するためには、基本セル２のゲート
電極配線１０と、前記第１層および第２層金属配線６，
７と、さらにスルーホール８が用いられている。ここで
、スルーホール８は、各層の金属配線どうしを接続する
ため、あるいは前記ｐ−ＭＯＳトランジスタ２ａまたは
ｎ−ＭＯＳトランジスタ２ｂと第１層金属配線６とを電
気的に接続するために用いられている。

ところで、多層配線の構成例を示す第７図は、各層の配
線路構成とＤＡ（口ｅｓｉｇｎ　Ａｕｔｏｍａｔｉｏｎ
）プログラムが扱うことのできる格子（以下ＤＡ格子と
いう）との関係を示している。第７図において、横方向
の座標Ｘは、基本セル２と直交する配線のＤＡ格子座標
を示してふり、縦方向の座標Ｙは、基本セル２と平行な
配線のＤＡ格子座標を示している。なお、座標Ｘ、Ｙに
おけるｍ右よびｎはそれぞれ任意の整数である。

第７図において、実線で示される縦方向の配線路１４は
、ｐ−ＭＯＳトランジスタ２ａ、ｎ−ＭＯ３トランジス
タ２ｂのために確保される配線列であり、それぞれ２Ｄ
Ａ格子間隔によって設けられている。

また、横方向に実線で延設された配線路１５は、第１層
金属配線６のために確保される配線路であり、基本セル
列と平行な方向にそれぞれＩＤＡ格子間隔で設けられて
いる。

さらに縦方向に延設される破線で示される配線路１６は
、第２層金属配線７のために確保される配線路であり、
前記縦方向の配線路１４からＩＤＡ格子分だけずれた位
置に、それぞれ２ＤＡ間隔毎に該配線路１４と平行に設
けられている。

すなわち、半導体素子上の回路設計に際しては、予め用
意された前記の各配線路１４，１５．’１６を選択的に
用いることにより、所望の回路パターンを実現すること
ができる。

また、前記半導体素子における断面構造について簡単に
説明すると、前記半導体基体１の上層にｐ−ＭＯＳトラ
ンジスタ２ａとｎ−ＭＯＳトランジスタ２ｂとが拡散工
程により形成されており、その上層には図示されない絶
縁層を介してまず第１層金属配線６が形成されている。

さらにその上層には絶縁層を介して第２層金属配線７が
形成された構造となっている。

ここで、前記のような基本セル２と金属配線６゜７を用
いて形成される論理セルの構成例について具体的に説明
する。

第８図に示すようなＮＡＮＤゲートは、一般的には第９
図に示される等価回路により実現されている。第９図に
おいて、１８は電源配線ＶＤＤであり、１９は接地配線
である。

この第９図で示された等価回路を、半導体素子上の基本
セル２をレイアウトして実現したものが第１０図に示さ
れている。

すなわち、第１０図ではｐ−ＭＯＳトランジスタ２ａお
よびｎ−ＭＯＳ）ランジメタ２ｂ上のゲート電極配線１
０が入力端子Ａ、Ｂを構成しており、さらにこの上層に
は該ゲート電極配線１０と直交する方向に電源配線１８
および接地配線１９が配設されている。

前記基本セル２内のｐ−ＭＯＳ　トランジスタ２ａの内
部どうし、あるいはこれとｎ−ＭＯＳトランジスタ２ｂ
とは、前記第１層金属配線６によってスルーホール８を
介して接続されており、これにより第９図の回路構成が
実現されている。

なお、前記基本セル２どうしの間は、第１１図に示され
るように絶縁層２０によって各々分離された構造となっ
ている。

〔発明が解決しようとする問題点〕

ところで、近年においては、論理設計の工程数を低減す
るために一定の論理の組み合わせを予めライブラリィ化
して使用する要請、あるいは自動設計プログラム等の発
達による要請に伴って、ゲート規模の大きな論理セルが
多用されるようになってきている。

このような大規模な論理セルを前記ゲートアレイ方式に
より構成した場合において、論理セル４の内部配線のみ
では配線が不足し、このため、第４図に示されるように
、基本セル２からの配線の引き回しを必然的に余領域５
の第１層金属配線６を一部利用して実現せざるを得なか
った。

このどき、第４図に示すように、前記基本セル２のゲー
ト電極配線１０と前記第１層金属配線６とを接続するた
めに、図中縦方向に引き延ばし配線として第２層金属配
線７を用いることになる。

そのため、前記のようにゲート規模が拡大するにつれて
、必然的に前記第２層金属配線７を多用する結果となる
。

以上のように、論理セル４の内部配線のために第２層金
属配線７が多用されることになると、第５図に示すよう
に、基本セル２上を通過するだけのゲート間配線の引き
回しに際して、前記内部配線の部分を避けて配線を行わ
なければならなくなるため、ゲート間配線における引き
回し自由度が著しく低下する結果となっている。

このようにゲート間配線の引き回し自由度が低下すると
、自動配線プログラムの実行によっても論理セル間の未
配線本数が多く残存し、場合によっては人手によっても
追加配線が困難となる可能性があった。この結果、ゲー
トアレイ方式の半導体装置において、ゲート使用率が低
下し、ひいては半導体素子としての機能および性能の低
下を来すおそれがある。

さらに、第４図からも明らかなように、余領域５までの
引き延ばし配線として第２層金属配線７を経由させるた
めに、スルーホール８をも多用することとなり、その加
工工程が複雑化する結果となっていた。

本発明は、上記問題点に着目してなされたちのであり、
その目的はゲートアレイ方式におけるゲート使用率を高
め信頼性の高い半導体装置を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。

すなわち、基本セルを形成するゲート電極配線の一端を
前記基本セルの余領域に延設し、該余領域の配線とスル
ーホールを介して接続した構造の半導体素子を搭載した
半導体装置構造とするものである。

〔作用〕

上記した手段によれば、ゲート電極配線の一端が基本セ
ルの余領域にまで延設された構造であるため、論理セル
の内部配線を行うために、基本セル領域上の金属配線を
多用する必要がなくなり、論理規模が複雑化した場合に
おいても、ゲート間配線の引き回し自由度を低下させる
ことなく、半導体素子のゲート使用率を高め、ひいては
半導体装置の信頼性を高めることができる。

〔実施例〕

第１図は本発明の一実施例である半導体装置の半導体素
子上に形成された集積回路の構成を示す説明図、第２図
は該実施例における多層配線の構成例を示す説明図、第
３図は本実施例の半導体装置の構造を示す断面説明図で
ある。

本実施例の半導体装置３１は、第３図に示されるように
、内部に半導体ペレット３２　（半導体素子）を気密封
止したデュアル・イン・ライン（ＤＩＬ＞形の半導体装
置であるが、このパッケージ構造については、図示した
のものはあくまでも一例であり、ピングリッドアレイ形
、フラットパッケージ（ＦＰ）等いかなるものであって
もよい。

前記半導体装置３１は、グリーンシートを焼結して得ら
れるセラミック基板３３を有しており、該セラミック基
板３３の上面周囲は低融点ガラス３４等の封止材を用い
てアルミナ等のキャップ３５が取付けられており、外部
から密閉された構造となっている。セラミック基板３３
の上面中央には半導体ペレットの装着される凹部３６が
形成されている。凹部３６の周囲には低融点ガラス３４
を介して導電性の金属からなるリード３７が外部方向に
延設されており、その先端は、パッケージ外に突出され
、さらにＬ字状に加工された状態となっている。

半導体ペレット３２はその裏面において前記凹部３６の
底面と、金−シリコン共晶あるいは銀ペースト３９等に
よって接合されている。半導体ペレット３２の上面に形
成されたポンディングパッド３２ａ°と前記リード３７
とは、金（Ａｕ）、銅（Ｃｕ）あるいはアルミニウム（
Ａ１）等の導電性のワイヤ３８により結線されており、
これにより、半導体ペレット３２上に形成された集積回
路に対して、外部より電源ＶｌｌｌＤの供給、信号Ａ、
Ｂ。

Ｃの人出力等が実現される構造となっている。

ここで、本実施例に用いられる半導体ペレット３２上に
形成される集積回路について説明すると、本実施例にお
ける集積回路は、いわゆるゲートアレイ方式の回路であ
り、１個〜数個の基本セルを用いてゲート間配線を適宜
選択的に行うことにより、所定の論理を実現するもので
ある。

第１図にふいて、１は半導体基体、２ａはｐ−ＭＯＳト
ランジスタ、２ｂはｎ−ＭＯＳトランジスタ、５は余領
域、６は第１層金属配線１．８はスルーホール、ＩＯは
ゲート電極配線をそれぞれ示しており、これらの構成は
従来技術の第４図とほぼ同様であるが、本実施例の第１
図においては、ゲート電極配線１０の端部がそれぞれ余
領域５にまで延設されて、この延設部１０ａと前記第１
層金属配線６とが直接スルーホール８によって接続され
た構造となっている。このようなゲート電極配線１０の
延設部１０ａは、ゲート電極配線１０を形成する際のマ
スクを僅かに変更するのみで容易に形成可能なものであ
る。

このように、本実施例ではゲート電極配線１０は延設部
１０ａによってその端部が余領域５にまで延設された構
造となっているため、論理セル４の内部配線の一部に第
１層金属配線６を用いる場合においても、第４図に示し
たような第２層金属配線７を用いる必要がない。

そのため、基本セル２上の第２層金属配線７を未使用の
状態で維持しておくことができ、ゲート間配線に際して
この未使用状態の第２層金属配線７を多く割り当てるこ
とができる。この点について、従来例の第５図では、前
述のように、論理セル４の内部配線のために、第２層金
属配線７が多用されており、このために基本セル２上を
通過するゲート間配線の引き回しが複雑となっていた。

しかし、本実施例によれば、ゲート間配線に際して、未
使用状態の第２層金属配線が数多く利用できるため、第
２図に示されるように、基本セル２上において、ゲート
間配線を無理なく通過させることが可能となる。このよ
うに、ゲート間配線の引き回しの自由度が大幅に向上し
、半導体集積回路全体からみると、ゲート使用率が向上
している。

このように、本実施例によれば以下の効果を得ることか
できる。

＼ （１）、ゲート電極配線１０の端部を余領域５にまで延
設し、この延設部１０ａと余領域５に設けられた第１層
金属配線６とを直接スルーホール８で接続して論理セル
４の内部配線を行なうことにより、ここで未使用の多数
の第２層金属配線７を基本セル２上を通過するゲート間
配線に割り当てることができるため、ゲート間配線の引
き回し自由度が向上する。

（２）、前記（１）により、半導体集積回路におけるゲ
ート使用率を高めることができ、半導体装置の高集積化
を実現できる。

（３）、前記（１）により、スルーホール８の数が低減
するため、集積回路上の加工が容易となり半導体装置の
製造効率を向上させることができる。

（４）、前記（１）により、配線における接続部分が減
少するため、集積回路の電気特性を向上させることがで
き、作動信頼性の高い半導体装置を提供することができ
る。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、配線層として
は、第１金属配線６と第２金属配線７の２種類を用いた
場合について説明したが、さらに３層以゛上の金属配線
層を有する構造のものであってもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

すなわち、基本セルのゲート電極配線の一端を基本セル
の余領域に延設され該余領域の配線とスルーホールを介
して接続した半導体素子構造を備えた半導体装置とする
ことによって、基本セル領域上の金属配線を多用する必
要がなくなるため、論理規模が複雑化した場合において
も、ゲート間配線の引き回し自由度を低下させることな
く、半導体素子のゲート使用率を高め、ひいては半導体
装置の信頼性を高めることができる。

【図面の簡単な説明】

第１図は本発明の一実施例である半導体装置の半導体素
子上に形成された集積回路の構成を示す説明図、 第２図は該実施例における多層配線の構成例を示す説明
図、 第３図は該実施例の半導体装置の構造を示す断面説明図
、 第４図は従来技術の集積回路の構成を示す説明図、 第５図は従来技術の多層配線の構成例を示す説明図、 第６図は従来技術によるゲートアレイ方式の半導体集積
回路の概略を示す説明図、 第７図は従来技術の多層配線の構成例を示す説明図、 第８図は２人力ＮＡＮＤゲートのシンボル図、第９図は
第８図におけるＮＡＮＤゲートの等価回路図、 第１０図は第８図で示されたＮＡＮＤゲートを素子上で
実現した場合のレイアウト図、第１１図は前記第８図で
示されたゲートの断面模式図である。 １・・・半導体基体、２・・・基本セル、２ａ・・・ｐ
−ＭＯＳトランジスタ、２ｂ・・・ｎ−ＭＯＳトランジ
スタ、４・・・論理セル、５・・・余領域、６・・・第
１層金属配線、７・・・第２層金属配線、８・・・スル
ーホール、１０・・・ゲート電極配線、１０ａ・・・延
設部、１４゜１５．１６・・・配線路、１８・・・電源
配線、１９・・・接地配線、２０・・・絶縁層、３１・
・・半導体装置、３２・・・半導体ペレット（半導体°
素子）、３２ａ・・・ポンディングパッド、３３・・・
セラミック基板、３４・・・低融点ガラス、３５・・・
キャップ、３６・・・凹部、３７・・・リード、３８・
・・ワイヤ、３９・・・銀ペースト。 代理人　弁理士　筒　井　大　和 第１図 ′：５２図 第３図 第４図 第５図 第７図 第８図 第１０図 第１１図 第９図 ］ ■

Claims (1)

【特許請求の範囲】
1. １、少なくとも一対のｐ−ＭＯＳトランジスタとｎ−Ｍ
   ＯＳトランジスタとゲート電極配線とで構成される複数
   の基本セルを適宜組み合わせることによって一定の論理
   セルが構成されるゲートアレイ方式の半導体素子を搭載
   しており、前記基本セルのゲート電極配線の一端が該基
   本セルの余領域に延設され該余領域の配線とスルーホー
   ルを介して接続されていることを特徴とする半導体装置
   。