KR20000075706A - 반도체 및 반도체-관련 방법 - Google Patents
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Abstract
소자의 도핑 영역의 형성 및 상이한 도핑 영역의 분리를 더욱 정확하게 하는 반도체 소자의 제조 방법이 개시되어 있다. 도핑되는 영역 또는 영역(들)을 형성하는, 예로서, 선택적으로 형성되는 영역의 폴리실리콘이, 마스크가 형성되기 전에 소자 위에 증착된다. 이것으로 인하여 마스크는 폴리실리콘 층의 영역 내에서 부합되기만 하면 되므로 마스크의 부합이 덜 중요하게 된다. 이러한 방법으로 0.1㎛ 이상의 정확도가 달성된다.
Description
실리콘 소자에 있어서, 예로서, 베이스 및 에미터에 대한 접촉면으로서 때때로 알루미늄이 사용된다. 이것은 이하의 불리한 점이 있다.
얇은 pn 접합을 통하여, 회로 단락(短絡)을 일으키는 알루미늄 스파이킹 (spiking)이 발생할 수도 있다. 만일 순수 알루미늄이 사용되면, 표면의 실리콘이 알루미늄에 확산하여 알루미늄 접촉면 아래에 보이드(void) 또는 비동질성(非同質性) 영역을 남긴다. 실리콘과 알루미늄의 합금이 사용되면 높은 접촉 저항을 일으키는 석출물(析出物)의 형태로 실리콘이 접촉면에 증착된다.
알루미늄이 실리콘에 직접 접촉하게 될 때 발생하는 상기의 불리한 점을 피하기 위하여, 예로서, TiW의 장벽 층(barrier layer)이 실리콘과 알루미늄과의 사이에 통상적으로 사용된다. 이러한 경우에 저접촉 저항을 이루기 위하여 n형 및 p형 실리콘 모두가 접촉면 아래에 도핑(doping)되어야 한다. 낮은 전압에서의 n+ 및 p+ 영역 사이의 애벌란시 항복(avalanche breakdown)을 피하기 위하여, 분리될 필요가 있다. 분리되는 거리가 소자의 특성에 중요하다. 분리는 여러 가지 방법으로 달성된다. 하나의 통상적인 방법은 두 개의 개별적인 마스크 층(masking)을 통하여 도펀트(dopant)를 주입하는 것이다. 제2마스크는 제1마스크에 맞추어 정렬되어야 한다. 이러한 정렬에서의 불안정이 항상 층 간의 어떠한 가로 방향의 오류를 일으킨다.
실제적으로 모든 반도체에서의 경우와 같이, 소자가 억셉터(acceptor) 및 도너(donor) 모두로써 도핑된다면, 한 번은 p도펀트로써 도핑하기 전에 억셉터에 노출되어서는 안되는 부분을 마스킹하고, 또 한 번은 n도펀트로써 도핑하기 전에 도너에 노출되어서는 안되는 부분을 마스킹하는, 마스킹 공정이 두 번 실행되어야 한다. 또한 마스크는 정확하게 필요한 영역의 도핑을 실행하기 위하여 매우 조심스럽데 칫수가 설정되고 형성되어야 한다. 또한 도펀트가 비보호 영역에 완전히 한정되지 않을 위험도 있다.
미합중국 특허 명세서 제4,451,844호는 소자의 활성 영역을 피복(被覆)하기 위하여 다결정 실리콘(폴리실리콘) 층을 사용하여 제조되는 반도체 소자를 개시한다. 도핑하는 동안에 소자의 부분을 피복하기 위하여 사용되는 마스크는 폴리실리콘 상부에 형성되고, 소자는 폴리실리콘 층을 통하여 도핑된다.
미합중국 특허 명세서 제5,451,532호에는, 트랜지스터 표면 위에 성장시키는 폴리실리콘이 에미터로서, 및 베이스 접촉면을 도핑할 때, 측벽(側壁) 스페이싱 (spacing)과 함께, 에미터 주위에 배치되는 마스크로서 모두 사용되는 바이폴러 트랜지스터 제조 공정이 기재되어 있다.
본 발명은 반도체 제조 방법에 관한 것이다.
도 1은 본 발명에 따라서 처리 예정인 실리콘 소자의 부분 단면도.
도 2A 내지 2F는 단면으로 나타낸 소자의 본 발명의 제1실시예에 의한 제조 공정의 상이한 단계.
도 2G는 본 발명의 제1실시예에 따라서 처리된 후, 공지된 방법에 의하여 추가 처리 예정인 소자 단면도.
도 3A 내지 3E는 본 발명의 제2실시예에 의한 소자 제조 공정의 상이한 단계.
도 3F는 본 발명의 제2실시예에 따라서 처리된 후, 공지된 방법에 의하여 추가 처리 예정인 소자 단면도.
도 4는 본 발명의 하나의 실시예의 결과에 의한 소자의 개략 단면도.
도 5는 본 발명의 또 하나의 실시예의 결과에 의한 소자의 개략 단면도.
도 6은 본 발명의 또 다른 실시예의 결과에 의한 소자의 개략 단면도.
따라서, 발명의 목적은 반도체에서 n+ 및 p+ 영역의 높은 정확도의 분리 방법을 획득하는 것이다.
본 발명의 또 하나의 목적은 매우 작은 거리의 n+ 영역과 p+ 영역과의 사이의 거리의 높은 정확도를 달성하는 것이다.
본 발명의 또 다른 목적은 폴리실리콘 영역에 의하여 둘러싸인 영역의 높은 영역 정확도를 획득하는 것이다.
본 발명의 또 다른 목적은 두 개의 별도의 마스크에 대한 필요없이 반도체 소자의 n+ 및 p+ 영역 모두를 도핑하기 위한 방법을 획득하는 것이다.
상기의 목적은 본 발명에 따라서 높은 정확도로써 형성될 수 있는, 재료 또는 재료의 조합의 최소한 하나의 선택적으로 형성된 영역(11', 11")을, 도펀트 이온이 침투될 수 없을 만큼 매우 두껍게 증착하여, 소자 상에서 도핑된 영역 또는 영역(들)의 한계를 설정한 후에, 종래의 마스킹 기술을 사용하여 소자의 도핑을 실행함으로써 달성된다.
사용되는 재료는 다결정 실리콘(폴리실리콘), 실리콘 나이트라이드 Si3N4, 또는 TiSiX, CoSiX, 또는 WSiX등의 실리콘 화합물(silicide)이다. 또한 이것들 중의 어느 것 및/또는 산화물의 조합일 수도 있다.
본 발명은 이하의 이점을 갖는다.
제조 공정에서 추가적인 마스킹 단계없이 0,1㎛ 이상의 정확도를 갖는 매우 작은 거리 만큼 n+ 및 p+ 영역을 분리할 수 있다.
폴리실리콘 영역 하부의 소자를 포함하는 SiO2영역은 누설 전류의 원인이 되는 크리스탈 결함 및 표면 상태의 수가 최소인, 고품질의 표면을 제공한다.
소자의 선행 처리가 폴리실리콘 층의 증착을 포함하면, 본 발명에 의한 방법에서는 선행 기술에 의한 방법에 비교하여 필요로 하는 마스킹 단계가 하나 적다. 이것은 BiCMOS 공정에서, 즉, MOS 소자 및 바이폴러 소자가 함께 사용될 때 특히 유용하다.
도 1은 본 발명에 따라서 처리 예정인 실리콘 소자의 일부를 나타낸다. 베이스 영역, 및 콜렉터 영역의 부분이 나타나 있다. 예로서, 어떤 종류의 도핑 또는 절연체를 갖는 실리콘 층일 수도 있는 캐리어(carrier) 기판인 제1층(1) 위에, 콜렉터 영역의 부분을 형성하는 n형의 층(3)이 있다. n형 실리콘은 예일 뿐이고, 본 방법은 p형 실리콘에도 마찬가지로 적용될 수 있어서, 이 경우 여기서 p+ 도핑된 영역은 n+ 도핑되고 또 그 반대로 되는 것을 쉽게 이해할 것이다.
베이스 영역이면서 콜렉터 영역(3)에 반대인 도핑을 갖는 영역(5)은, 베이스 영역 주위의 영역에서 소자의 표면을 피복하는 산화(酸化) 영역(7)에 의하여 범위가 설정된다.
이러한 소자에 대하여, 산화 분위기에서 열 처리에 의하여 표면을 산화하거나 또는 소자를 SiO2층으로써 피복함으로써 제1층인 SiO2가 형성된다. 이어서 SiO2층 상부에 폴리실리콘 층이 형성된다. 설명되는 실시예에는 폴리실리콘이 사용된다. 상기와 같이, 실리콘 나이트라이드, 실리콘 화합물, 또는 질화물(窒化物), 폴리실리콘, 실리콘 화합물 및/또는 산화물의 조합 등의 기타 재료가 대신 사용될 수도 있다.
도 2A는 이러한 두 단계가 실행된 이후의 실리콘 소자의 상부를 나타낸다. SiO2층(9)은 전체의 활성 영역(5)에 걸쳐서 소자를 피복하고, 폴리실리콘 층(11)은 SiO2층(9)을 피복한다.
이어서 폴리실리콘 층(11)은 도핑되어서 층의 저항률(抵抗率)을 감소시킨다. 이어서 산화되어 추가 처리 단계를 위한 보호 층을 생성하고 사용된 도펀트가 활성화된다.
이후에, 후속 공정에서 사용되는 부분을 제외한, 폴리실리콘 층(11) 및 SiO2층(9)이 에칭(etching)된다. 이것은 당업자에게 잘 공지된 마스킹 기술을 사용하여, 보존되는 영역을 마스킹함으로써 이루어진다. 우선 소자는 소자의 상부에 SiO2층을 형성하도록 다시 산화되고, 이어서 마스크가 형성된다.
도 2B는 이 단계에서의 소자를 나타낸다. 소자의 활성 영역 위에는, SiO2제1층(9), 폴리실리콘 층(11), SiO2제2층(13) 및 그 영역을 마스킹하기 위하여 사용되는 재료의 층(15)에 의하여 하나 이상의 영역이 피복된다. 두 부분(15')은 제1공정에서 에칭되지 않도록 처리되고, 따라서 폴리실리콘 층(11)이 유지되는 소자의 영역을 마스킹한다.
도 2C는 피복 층(9, 11, 13, 15)이 에칭된 이후의 상태를 나타낸다. 선택된 영역에서, 소자는 하나의 SiO2층(9'), 그 상부에 폴리실리콘 층(11'), 이어서 또 다른 SiO2층(13') 및 마스킹 층(15')으로써 피복된다.
후속해서, 당업자에게 잘 공지된 기술을 사용하여, 마스킹 층(15') 및 SiO2층(13')이 제거된다. 도 2D에 나타내는 바와 같이, 결과적인 소자는 선택된 영역에서 하나의 SiO2층(9'), 하나의 폴리실리콘 층(11')으로써 피복된다.
표면은 산화되어 도 2E에 나타내는 바와 같이 얇은 산화 층(17)이 된다. 층(17)은 도펀트가 통과해서 도달하여 소자를 도핑하도록 매우 얇아야 한다. 산화물 층의 두께는 사용되는 도펀트의 종류 및 도펀트 이온이 주입되는 에너지에 달려 있다. 통상적인 값은 150∼500Å이다. 에미터 영역(21)을 형성하는 마스크(19)가 형성되고 소자는 에미터(21)를 형성하는 n+ 도펀트로써 도핑하기 위하여 준비된다. 도 2E에서 알 수 있는 바와 같이, 이 마스크는 에미터(21) 영역에 정확하게 부합될 필요가 없을 뿐만 아니라 폴리실리콘 층(11')의 상부 표면의 어느 부분에 부합되기만 하면 된다. 마스크(19) 및 폴리실리콘 층(11')은 에미터 영역(21)만이 도핑되는 것을 보장한다.
후속 단계는 마스크(19)를 제거하는 것이다. 이어서 도 2F에 나타내는 바와 같이 에미터(21)를 피복하기 위한 새로운 마스크(23)가 형성된다. 이 마스크는 또한 정확하게 부합될 필요가 없다는 것을 알 수 있다. 이어서 소자는 p+ 도펀트에 노출된다. 결과적으로 마스크(23), 폴리실리콘 층(11')에 의하여, 또는 소자의 활성 영역의 범위를 설정하는 산화물 층(7)에 의하여 피복되지 않은 영역에서 p+ 도핑이 이루어진다.
이어서 마스크(23) 및 산화물 층(17)이 제거된다. 필요하면, 물론 폴리실리콘 층도 제거된다.
도 2G는 이러한 결과의 소자의 단면도를 나타낸다. 실리콘 소자에서 p영역 (5)은 산화물 층(7)에 의하여 범위가 설정된다. 표시된 바와 같은 소자는 하나의 n+ 도핑된 에미터 영역(21) 및 하나의, 환상(環狀)의 p+ 도핑된 베이스 영역(25)을 갖는다. n+ 도핑된 영역(21) 및 p+ 도핑된 영역(25)은, 이 경우에 환상(環狀)인 폴리실리콘 영역(11')에 의하여 분리된다. 잔류하는 SiO2부분(21', 25')이 폴리실리콘 라인(11')의 측면에 있을 수도 있다. 이 들 부분(21' 및 25')은 각각 n+ 도핑 및 p+ 도핑된다. 그러나, 이것은 소자의 성능에 영향을 주지 않는다.
이 공정에서 필요로 하는 마스크 층의 수를 이하의 방법으로 감소시킴으로써 상기 공정을 단순화할 수 있으며, 공정의 제1단계는 도 2A 내지 2D에서 설명된 것과 동일하다.
도 3A는 도 2D에서와 동일한 상태를 나타낸다. 예로서, 어떤 종류의 도핑 또는 절연체를 갖는 실리콘 층일 수도 있는 캐리어 기판인 제1층(1') 위에, 콜렉터 영역의 부분을 형성하는 n형의 층(3')이 있다. n형 실리콘은 예일 뿐이고, 본 방법은 p형 실리콘에도 마찬가지로 적용될 수 있다는 것을 쉽게 이해할 것이다. 베이스 영역이면서 콜렉터 영역(3')에 반대의 도핑인 영역(5')은, 소자의 표면을 피복하는 산화(酸化) 영역(7')에 의하여 범위가 설정된다.
하나 이상의 SiO2(9") 및 폴리실리콘(11") 영역은 베이스 영역(5')의 일부를 피복한다. 후속해서 얇은 보호 SiO2층(31)이 도면 3B에 나타낸 바와 같이, 소자 위에 증착되거나 산화된다. 이어서 소자는, 밑에 있는 실리콘을 산화로부터 보호할 수 있는 제2보호층(33), 예로서, Si3N4에 의하여 피복된다. 마스크 층(35)을 사용하여, 제2보호층(33)은 후속 단계에서 산화되는 소자의 부분으로부터 제거된다.
이어서 마스크 층이 제거되어 도 3C에 나타낸 소자를 생성한다. 소자는 얇은 산화물 층(31)으로써 전체적으로 피복되고, 소자의 부분은 제2보호층(33')의 잔류 부분으로써 피복된다. 후속 단계는 제2보호층(33')으로써 보호되지 않는 영역이 도핑되도록, 이온 주입으로서 선택된 도펀트, 이 경우에는 p+ 도펀트를 주입하는 것이다. 이온은 점선(39')으로서 나타낸 바와 같이, 소자가 어느 수준 이하까지 도핑되도록, 어느 정도까지 각 층을 침투한다. 결과적으로, 제2보호층(33') 또는 필드 (field) 산화물 층(7')으로써 피복되지 않은 실리콘 소자 영역은 p+ 도펀트로써 도핑된다.
이어서, 소자는 산화되고, p+ 도펀트는 활성화된다. 제2보호층(33')으로써 피복된 영역은 산화되지 않는다. 도 3D에 나타낸 바와 같이, 산화물 층(31')은 소자가 제2보호층(33')으로써 피복된 곳을 제외하고는, 도 3C에서의 층(31)보다 두껍다. 산화물 층(31')은 이제 매우 두꺼워서 도펀트가 산화물 층을 완전히 침투할 수 없어야 한다. 즉, 산화물 층(31')으로써 피복된 영역에서 도핑되는 것으로부터 소자를 보호하여야 한다. 폴리실리콘 영역(11")은 부분적으로 산화되고 따라서 불규칙적인 형상이 된다.
이어서, 제2보호층(33')이 제거된다. 도 3E에 나타낸 바와 같이, SiO2층 (31')은 이제 매우 두꺼워서 추가적인 산화가 방지된 제2보호층(33') 영역을 제외하고는, 새로운 도펀트가 침투할 수 없다. 이어서 소자는 점선(43)으로서 나타낸 바와 같이, n+ 도펀트로써 도핑되어 어느 정도까지 모든 층을 침투한다. 따라서, 제2보호층(33')으로써 피복되는 영역(45)만이 n+ 도핑된다.
최종 단계에서, 산화물 층이 제거되어, 도 3F에 나타낸 소자를 생성한다. p+ 도핑된 베이스 영역(41) 및 n+ 도핑된 에미터 영역은 폴리실리콘(11')의 라인으로써 분리된다. 폴리실리콘 라인(11')의 모서리에서 어느 정도의 SiO2(41',45')가 잔류한다. 이 영역은 각각 인접하는 영역(41 및 45)에 동일한 도펀트로써 도핑되고, 도 2G에서와 같이, 소자의 특성에 영향을 주지 않는다.
후속해서, 소자는 공지된 방법으로 처리되어, 최종의 반도체 소자를 생성한다.
도 4는 최종 처리 이후의 소자의 개략 단면도이다. 소자의 레이아웃은 예로서만 선택된 것이고, 어떠한 종류의 바이폴러 소자가 될 수도 있다. 이러한 종류의 소자는 통상적으로 수직 바이폴러 소자에 대하여, 예로서, 주변 소자로부터의 아무런 갈바닉(galvanic) 절연이 필요하지 않은 경우에 통상적으로 사용된다. 캐리어 층(101)은, 인접하는 층(103)에 동일한 종류의 도펀트로써 도핑되지만 상이한, 통상적으로 더 강한 정도로 도핑되는 실리콘 등의 반도체를 포함한다. 소자의 콜렉터 영역을 구성하는 인접 층(103)에는, 반대 형으로 도핑된 베이스 영역을 구성하는 영역(105)이 있다.
전 소자는 0.5∼3㎛ 두께의 산화물 층일 수도 있는 절연층(107)으로써 피복된다. 베이스 영역(105)에는, 표면에서 폴리실리콘 영역(109)에 의하여 분리되는 에미터(121) 및 베이스(125)가 있다. 베이스(125)에 대하여 제1접촉면(131), 에미터 (121)에 대하여 제2접촉면(133), 콜렉터(103)에 대하여 제3접촉면(135)이 있다. 모든 접촉면은 개략적으로만 나타나 있다. 접촉면은 금속과 절연 재료의 증착 및 에칭을 포함하는, 반도체 소자 제조를 위한 표준 기술을 사용하여 형성된다.
도 5는 최종 처리 이후의 소자의 개략 단면도이다. 이러한 형태의 소자는 소자가 동일 칩 상의 주변 소자로부터 전기적으로 분리되어야 할 때 사용된다. 소자의 레이아웃은 예로서만 선택된 것이고, 어떠한 종류의 바이폴러 소자가 될 수도 있다. 하부 캐리어 층(101A)은, 소자의 콜렉터 영역을 구성하는 인접 층(103')에 비해서 반대 종류의 도펀트로써 도핑되는 실리콘 등의 반도체를 포함한다. 상부 캐리어 층(101B)은 하부 캐리어 층(101A)과 콜렉터 층(103')과의 사이에 위치될 수도 있다. 만일 존재하면, 상부 캐리어 층(101B)은, 콜렉터 층(103')에 동일한 방식의 도펀트로써 도핑되지만, 콜렉터 층(103')에 비해서 상이한, 통상적으로 더 강한 정도로 도핑된다. 하부 캐리어 층(101B)은, 만일 존재하면, 콜렉터 영역에서 저항을 감소시키는 역할을 한다.
콜렉터 층(103')에는 반대 형의 도핑으로써, 베이스 영역을 구성하는 영역 (105'), 및 콜레터 접촉면 영역을 구성하는 영역(127')이 있다. 베이스 영역(105')에는 표면에서 폴리실리콘 영역(109')에 의하여 분리되는 에미터(121') 및 베이스 (125')가 있다. 베이스(125')에 대하여 제1접촉면(131'), 에미터 (121')에 대하여 제2접촉면(133'), 콜렉터(103')에 대하여 제3접촉면(135')이 있다. 모든 접촉면 (131', 133', 135')은 개략적으로만 나타나 있다.
소자 전체는 산화층(107')에 의하여 피복되고 콜렉터 영역 층(103'), 및 적용 가능하면 상부 캐리어 층(101B)을 통하여 연장되는 절연 재료로 된 수직 바 (bar)(129')에 의하여 인접 소자로부터 분리된다. 수직 바(129')는 p도핑 실리콘, SiO2등의 절연체, 또는 폴리실리콘, SiO2및 Si3N4등의 상이한 절연체 재료와 반도체 재료의 조합으로 구성될 수도 있다.
도 6은 최종 처리 이후의 소자의 개략 단면도이다. 소자의 레이아웃은 예로서만 선택된 것이고, 어떠한 종류의 바이폴러 소자가 될 수도 있다. 이러한 종류의 소자는 예로서, 소자의 누설 전류를 감소시키고 고압 성능을 향상시키기 위하여, 소자가 갈바닉(galvanic)하게 절연되어야 하는, 소자의 부분이 아닌 기초적인 기판이 있을 때 특히 적합하다. 하부 캐리어 층(111A)은 절연 재료로 구성된다. 상부 캐리어 층(111B)은 하부 캐리어 층(111A)과 콜렉터 층(103")과의 사이에 위치될 수도 있다. 만일 존재하면, 상부 캐리어 층(111B)은, 콜렉터 층(103")에 동일한 방식의 도펀트로써 도핑되지만, 콜렉터 층(103")에 비해서 상이한, 통상적으로 더 강한 정도로 도핑된다.
절연 캐리어 층(111A)은 기판(111C) 위에 위치하며, 예로서, 반도체, 절연체, 금속 또는 유기 금속 화합물일 수도 있는 기판(111C)으로부터 갈바닉 절연을 달성하기 위하여 사용된다. 만일 상부 캐리어 층(111B) 및 하부 캐리어 층(111A) 모두 사용되면, 상부 캐리어 층(111B)은 콜렉터 영역(103")에서 저항을 감소시킨다. 콜렉터 영역에서의 저항이 중요하지 않으면, 상부 캐리어 층(111B)은 제외할 수도 있다.
콜렉터 층(103")에는 반대 형의 도핑으로써, 베이스 영역을 구성하는 영역 (105"), 및 콜레터 접촉면 영역을 구성하는 영역(127")이 있다. 베이스 영역(105")에는 표면에서 폴리실리콘 영역(109")에 의하여 분리되는 에미터(121") 및 베이스 (125")가 있다. 베이스(125")에 대하여 제1접촉면(131"), 에미터(121")에 대하여 제2접촉면(133"), 콜렉터(103")에 대하여 제3접촉면(135")이 있다. 모든 접촉면 (131", 133", 135")은 개략적으로만 나타나 있다.
소자 전체는 산화층(107")에 의하여 피복되고 콜렉터 영역 층(103"), 및 적용 가능하면 상부 캐리어 층(111B)을 통하여 연장되는 절연 재료로 된 수직 바 (bar)(129")에 의하여 인접 소자로부터 분리된다. 수직 바(129")는 p도핑 실리콘, SiO2등의 절연체, 또는 폴리실리콘, SiO2및 Si3N4등의 상이한 절연체 재료와 반도체 재료의 화합물로 구성될 수도 있다.
반도체 층(101, 101A, 101B, 111B)은 실리콘, 실리콘 카바이드(SiC), 또는 주기율표의 제3 또는 제5열의 어떤 원소(Ⅲ-Ⅴ족 물질) 등의 어떠한 종류의 반도체를 포함한다. 절연층(111A)은, 예로서, SiO2, Al2O3, 다이아몬드, Si3N4, 석영(SiO2결정체) 또는 유리일 수도 있다. 기판(111C)은 이것들 중의 어느 것일 수도 있다.
상기의 실시예는 환상의 영역에 대해서 설명하였지만, 도면에서의 폴리실리콘 영역(11', 11", 109, 109', 109")은 제조되는 소자의 형태에 따라서, 어떠한 필요로 하는 형상으로 주어질 수도 있고, 하나 이상의 폴리실리콘 영역이 사용될 수도 있다는 것은 명백하다. 유사하게, 도핑되는 영역(25, 41)은 중심 영역(21, 11)의 각 쪽에서 구성되는 두 개의 영역일 수도 있다.
에미터 및 베이스 영역이 형성되는 순서도 또한 임의적으로 선택될 수 있다.
Claims (16)
- 최소한 하나의 n+ 도핑 영역 및/또는 최소한 하나의 p+ 도핑 영역을 갖는 캐리어 기판(1, 1")을 포함하는 반도체 소자의 제조 방법으로서, 높은 정확도로써 형성될 수 있는 한 가지 재료 또는 여러가지 재료의 조합이 도펀트 이온에 의하여 침투되지 않을 만큼 매우 두껍게 선택적으로 형성되는 최소한 하나의 영역(11', 11")을, 소자 위에 증착하여 도핑되는 영역 또는 영역(들)의 범위를 설정한 후에 후속하는 순차적인 단계로서,도핑해야할 소자의 영역을 형성하기 위하여, 선택적으로 형성되는 영역(11', 11")의 부분 위에 걸쳐서 연장되고 도펀트 이온이 침투하지 않게 매우 두꺼운 마스크 층(19, 23, 33')을 형성하는 단계와,필요로 하는 종류의 도펀트에 소자를 노출시키는 단계와,마스크를 제거하는 단계의 순차적인 단계가,최소한 한 번 실행되는 제조 방법에 있어서,선택적으로 형성되는 영역(11', 11")은 이러한 단계로부터 형성되는 활성 소자의 일부가 아닌 것을 특징으로 하는 반도체 소자 제조 방법.
- 최소한 하나의 n+ 도핑 영역 및/또는 최소한 하나의 p+ 도핑 영역을 갖는 캐리어 기판(1, 1")을 포함하는 반도체 소자의 제조 방법으로서, 높은 정확도로써 형성될 수 있는 재료 또는 재료의 조합이 도펀트 이온에 의하여 침투되지 않을 만큼 매우 두껍게 선택적으로 형성되는 최소한 하나의 영역(11', 11")이, 소자 위에 증착되어 도핑되는 영역 또는 영역(들)의 범위를 설정한 후에 후속하는 순차적인 단계로서,도핑해야할 소자의 영역을 형성하기 위하여, 선택적으로 형성되는 영역(11', 11")의 부분 위에 걸쳐서 연장되고 도펀트 이온이 침투하지 않게 매우 두꺼운 마스크 층(19, 23, 33')을 형성하는 단계와,필요로 하는 종류의 도펀트에 소자를 노출시키는 단계와,마스크를 제거하는 단계의 순차적인 단계가,최소한 한 번 실행되는 제조 방법에 있어서, 도핑되는 영역 또는 영역(들)은 바이폴러 트랜지스터의 베이스 및/또는 에미터인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항 또는 제2항에 있어서, 소자가 도펀트에 노출된 후, 및 마스크가 제거되기 이전에 이하의 추가적인 단계인,도펀트가 완전히 침투하지 않게 매우 두껍게 산화물 층(31')을 생성하도록 소자를 산화하는 단계와,마스크 층(33')을 제거하는 단계, 및필요한 도펀트, 바람직하게는 제1도펀트에 반대인 종류의 도펀트에 소자를 노출시키는 단계들을 포함하는 것을 특징으로 하는 방법.
- 제3항에 있어서, 마스크 층(33')은, 소자 위에 증착되고 이 후에 필요하지 않은 부분은 종래의 마스킹 기술을 사용하여 제거되는 Si3N4를 포함하는 것을 특징으로 하는 방법.
- 제1항 또는 제2항에 있어서, 순차적인 단계는, 소자 위에서 한번은 n+ 도핑 영역(21, 45)을 생성하고 또 한 번은 p+ 도핑 영역(25, 41)을 생성하는 최소한 두 번 실행되는 것을 특징으로 하는 방법.
- 제5항에 있어서, 영역은 산화 층(31')이 증착되기 전에 제1종류의 도펀트(p 또는 n)로써, 마스크(33')가 제거된 후에는 반대 종류의 도펀트(n 또는 p)로써 도핑되는 것을 특징으로 하는 방법.
- 제5항 또는 제6항에 있어서, n+ 도핑 영역 또는 p+ 도핑 영역 중 하나는 바이폴러 트랜지스터의 베이스를 구성하고 다른 하나의 영역은 동일한 바이폴러 트랜지스터의 에미터를 포함하는 것을 특징으로 하는 방법.
- 제1항 내지 제7항 중의 어느 한 항에 있어서, 캐리어 기판 층(1, 101)이, 콜렉터 영역(3, 103)에 동일한 도펀트이지만 동일한 정도가 아니게 도핑되는 실리콘을 포함하는 소자에 상기 방법을 적용하는 것을 특징으로 하는 방법.
- 제1항 내지 제7항 중의 어느 한 항에 있어서, 캐리어 기판 층(1)이, 콜렉터 영역(3, 103')에서의 도핑에 반대로 도핑되는 반도체 층(101A)을 포함하는 소자에 상기 방법을 적용하는 것을 특징으로 하는 방법.
- 제1항 내지 제7항 중의 어느 한 항에 있어서, 캐리어 기판 층(1)이 절연체 층(111A)을 포함하는 소자에 상기 방법을 적용하는 것을 특징으로 하는 방법.
- 제9항 또는 제10항에 있어서, 반도체 층(101A) 또는 절연체 층(111A)과 콜렉터 층(103', 103")과의 사이에 위치하고 콜렉터 층(103', 103")에 동일한 형의 도펀트이지만 상이한 정도로써 도핑되는 반도체 층(101B, 111B)을 캐리어 기판 층(1)이, 포함하는 소자에 상기 방법을 적용하는 것을 특징으로 하는 방법.
- 제10항 또는 제11항에 있어서, 캐리어 기판층(1)에 사용되는 절연체가 SiO2인 소자에 상기 방법을 적용하는 것을 특징으로 하는 방법.
- 제1항 내지 제12항 중의 어느 한 항에 있어서, 선택적으로 형성되는 영역 (11', 11")은 폴리실리콘 층을 포함하는 것을 특징으로 하는 방법.
- 제12항에 있어서, 선택적으로 형성되는 영역 (11', 11")은 실리콘 화합물 층을 포함하는 것을 특징으로 하는 방법.
- 최소한 하나의 p+ 도핑 영역 및/또는 n+ 도핑 영역을 포함하는 반도체 소자로서, 도핑되는 영역 또는 영역(들)의 표면 면적이, 다결정 실리콘 층을 포함하는 선택적으로 형성되는 영역(11', 11")에 의해서 범위 설정되는 반도체 소자에 있어서, 상기의 선택적으로 형성되는 영역(11', 11")은 반도체 소자의 활성 부분이 아닌 것을 특징으로 하는 반도체 소자.
- 선택적으로 형성되는 다결정 실리콘의 영역에 의해서 에미터 및 베이스가 분리되는 것을 특징으로 하는 바이폴러 트랜지스터.
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