JPH0135375B2 - - Google Patents
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- JPH0135375B2 JPH0135375B2 JP59267920A JP26792084A JPH0135375B2 JP H0135375 B2 JPH0135375 B2 JP H0135375B2 JP 59267920 A JP59267920 A JP 59267920A JP 26792084 A JP26792084 A JP 26792084A JP H0135375 B2 JPH0135375 B2 JP H0135375B2
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- 230000007704 transition Effects 0.000 claims description 36
- 238000001514 detection method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 10
- 101100356573 Homo sapiens RGSL1 gene Proteins 0.000 description 3
- 102100030813 Regulator of G-protein signaling protein-like Human genes 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- AQWSFUIGRSMCST-UHFFFAOYSA-N 3-pyridin-3-ylsulfonyl-5-(trifluoromethyl)chromen-2-one Chemical compound N1=CC(=CC=C1)S(=O)(=O)C=1C(OC2=CC=CC(=C2C=1)C(F)(F)F)=O AQWSFUIGRSMCST-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 210000004196 psta Anatomy 0.000 description 1
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数の信号の組合わせで表せる論理
状態が遷移した時、遷移した論理状態は遷移直前
の論理状態に対して正当に遷移可能な論理状態で
あるか否かを簡易な回路構成で検出する遷移状態
チエツク回路に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention provides a method that when a logic state expressed by a combination of multiple signals transitions, the transitioned logic state can correctly transition to the logic state immediately before the transition. The present invention relates to a transition state check circuit that detects whether or not a logical state is a valid logic state using a simple circuit configuration.
例えば、情報処理システムにおいて、データを
記憶する入出力装置（以下Ｉ／０装置と称する）
と、上位装置との中間にあつてデータの流れを制
御する制御装置との間の制御信号、データ信号等
の遣り取りは、一般に所定の情報形式を持つＩ／
０インタフエースを通じて行われる。 For example, in an information processing system, an input/output device that stores data (hereinafter referred to as an I/0 device)
The exchange of control signals, data signals, etc. between the control device and the control device that is located between the host device and the control device that controls the flow of data is generally performed using an I/O device that has a predetermined information format.
This is done through the 0 interface.
このＩ／０インタフエースによる情報伝達は、
所定論理状態から他の論理状態に遷移することに
より伝達情報の変化を伝えるが、かかるＩ／０イ
ンタフエースによる情報伝達を簡易なハードウエ
ア構成で正確に行う回路の実現が望まれている。 Information transmission through this I/0 interface is
Changes in transmitted information are communicated by transitioning from a predetermined logical state to another logical state, and it is desired to realize a circuit that accurately transmits information using such an I/0 interface with a simple hardware configuration.
従来技術として磁気デイスク装置Ｉ／０インタ
フエースを例に取り説明する。
As a conventional technique, a magnetic disk device I/0 interface will be explained as an example.
第６図は磁気デイスク装置の制御システム図を
示す。 FIG. 6 shows a control system diagram of the magnetic disk device.
制御装置１は上位装置（図示していない）から
与えられる制御の標準形式をＩ／０装置２（本例
では磁気デイスク装置を指す）に適合するような
論理形式に変換して、Ｉ／０インタフエース線ａ
（複数の論理信号線からなる）を通じて転送され
る。 The control device 1 converts the standard format of control given from the host device (not shown) into a logical format that is compatible with the I/0 device 2 (in this example, refers to a magnetic disk device), and interface line a
(consisting of multiple logic signal lines).
Ｉ／０インタフエース線ａにはＩ／０装置２を
動かし、制御するに必要な論理的な信号が転送さ
れ、Ｉ／０インタフエース部３内のレジスタ６に
格納される。デバイス制御回路７はレジスタ６に
格納された論理状態によりＩ／０デバイス部５を
制御したり、デイスク８を動かす。尚、転送され
る論理信号は、予めその順序が予測出来る形態で
転送されるのが一般的である。 Logic signals necessary for operating and controlling the I/0 device 2 are transferred to the I/0 interface line a and stored in the register 6 in the I/0 interface unit 3. The device control circuit 7 controls the I/0 device unit 5 and operates the disk 8 based on the logic state stored in the register 6. Note that the logical signals to be transferred are generally transferred in a form whose order can be predicted in advance.
従来、上述のようにＩ／０インタフエース線ａ
を通つて送られる論理信号は、Ｉ／０装置２で処
理する時に用いられるクロツクCLKとは非同期
であり、従つて、論理信号を取り込むレジスタ６
は、取り込むタイミングが論理信号の変化と同
時、或いは直後だと誤動作する恐れがあつた。 Conventionally, as mentioned above, the I/0 interface line a
The logic signals sent through the I/O device 2 are asynchronous to the clock CLK used when processing them, and therefore the register 6 that receives the logic signals
There was a risk of malfunction if the timing of acquisition was at the same time as or immediately after the change in the logic signal.
本発明は、上記問題点を解消した新規な遷移状
態チエツク回路を実現することを目的とするもの
であり、該問題点は、複数の信号の組合わせによ
り表された論理状態に応動し、且つクロツク動作
する回路に於いて、前記論理状態を前記クロツク
の一周期毎に交互にセツトする２個のレジスタ
と、該２個のレジスタにセツトされた該論理状態
を比較し、該論理状態が遷移したことを検出する
遷移検出手段と、或る論理状態が遷移可能な論理
状態を予測する予測手段と、該予測された論理状
態と遷移した論理状態とを比較する比較手段とを
設け、前記検出手段が論理状態が遷移したことを
検出した時、遷移した論理状態と遷移直前の論理
状態から前記予測手段により予測された論理状態
とを前記比較手段により比較して、その正当性を
検出することを特徴とする本発明による遷移状態
チエツク回路により解決される。
An object of the present invention is to realize a novel transition state check circuit that solves the above-mentioned problems. In a clock-operated circuit, two registers whose logic states are set alternately every cycle of the clock are compared with the logic states set in the two registers to determine whether the logic state changes. transition detecting means for detecting that a given logical state has transitioned; predicting means for predicting a logical state to which a certain logical state can transition; and comparing means for comparing the predicted logical state and the transitioned logical state. When the means detects that the logical state has transitioned, the comparing means compares the transitioned logical state with the logical state predicted by the predicting means from the logical state immediately before the transition to detect its validity. This problem is solved by a transition state check circuit according to the present invention, which is characterized by:
表れている論理状態をクロツクの１周期毎に交
互にセツトする２個のレジスタの内容を比較する
遷移検出手段により論理状態の遷移（変化）を検
出し、遷移した論理状態と遷移直前の論理状態か
ら予測される正当に遷移可能な論理状態とを比較
手段により比較し、一致しなければエラー信号を
出すようにするものである。
A transition (change) in the logic state is detected by a transition detection means that compares the contents of two registers that set the displayed logic state alternately every clock cycle, and detects the transition (change) in the logic state and the logic state immediately before the transition. A comparing means compares the logical state predicted from the logical state to which the transition can be made correctly, and if they do not match, an error signal is generated.
２個のレジスタは前述のように表れている論理
状態をクロツクの１周期毎に交互にセツトされる
ので、一方のレジスタについて見ればクロツクの
１周期の間にセツトされた内容は次の１周期間保
持されており、２個のレジスタはこの動作を互い
にクロツクの１周期ずれて行うことになり、２個
のレジスタの内容を比較して安定に論理状態の遷
移を検出出来ると共に、上記のように遷移した論
理状態と遷移直前の論理状態から予測される遷移
可能な論理状態との一致をチエツクすることが出
来誤動作を防止できる。 As mentioned above, the logic states of the two registers are set alternately every clock cycle, so if we look at one register, the contents set during one clock cycle will be reflected in the next cycle. The two registers perform this operation one clock period apart from each other, allowing stable detection of logic state transitions by comparing the contents of the two registers. It is possible to check whether the logical state that has transitioned to coincides with the transitionable logical state that is predicted from the logical state immediately before the transition, and to prevent malfunctions.
以下本発明の要旨を第１図〜第５図に示す実施
例により具体的に説明する。
The gist of the present invention will be specifically explained below with reference to embodiments shown in FIGS. 1 to 5.
第１図は本発明に係る一実施例を示す遷移状態
チエツク回路のブロツクダイヤグラム図、第２図
は本発明に係る遷移状態チエツク回路のタイミン
グチヤート図、第３図は本発明に係る遷移状態チ
エツク回路のエラー検出のタイミングチヤート
図、第４図は３つの論理信号から８通りの論理状
態を決定する図、第５図は論理状態遷移図をそれ
ぞれ示す。 FIG. 1 is a block diagram of a transition state check circuit according to an embodiment of the present invention, FIG. 2 is a timing chart of a transition state check circuit according to the present invention, and FIG. 3 is a diagram of a transition state check circuit according to the present invention. FIG. 4 is a timing chart for error detection in the circuit, FIG. 4 is a diagram for determining eight logic states from three logic signals, and FIG. 5 is a logic state transition diagram.
尚全図を通じて同一符号は同一対象物又は内容
を示す。 The same reference numerals indicate the same objects or contents throughout the figures.
次に、本実施例の動作を説明する。尚、本実施
例で説明する遷移状態チエツク回路は、第６図に
示すＩ／０インタフエース部３内に設けられてい
るものとする。 Next, the operation of this embodiment will be explained. It is assumed that the transition state check circuit described in this embodiment is provided within the I/0 interface unit 3 shown in FIG.
本実施例は、３つの論理信号S1〜S3（第６図に
示すＩ／０インタフエース線ａから転送される信
号）の組合わせにより８通りの論理状態STA〜
STHが決定されるもので、その論理状態STA〜
STHは第４図に示す組合せで決定される。 In this embodiment, eight logic states STA to STA are created by combining three logic signals S1 to S3 (signals transferred from the I/0 interface line a shown in FIG. 6).
STH is determined by its logical state STA~
STH is determined by the combination shown in FIG.
又、これら論理状態STA〜STHが取りうる遷
移状態は、第５図に示す通りであり、例えば、論
理状態STAが取りうる遷移状態は、STB、
STE、STGの３通りである。 Furthermore, the transition states that these logical states STA to STH can take are as shown in FIG. 5. For example, the transition states that the logical state STA can take are STB, STB,
There are three types: STE and STG.
クロツクCLKは、Ｉ／０装置２の内部クロツ
クであり、この周期は論理状態が変化する周期よ
り高い周波数を用いているものとする。又、フリ
ツプフロツプ回路（以下F.F回路と称する）９は
クロツクCLKの分周器であり、信号RGSLはクロ
ツクCLKの1/2の信号である。 It is assumed that the clock CLK is an internal clock of the I/0 device 2, and uses a frequency higher than the period at which the logic state changes. Further, a flip-flop circuit (hereinafter referred to as an FF circuit) 9 is a frequency divider of the clock CLK, and the signal RGSL is a half signal of the clock CLK.
今、初期の論理状態をSTAとすると、信号
RGSLが“Ｈ（ハイ）”の時は、レジスタ（REG）
１２に論理信号S1〜S3の組わせにより決まる論
理状態STAがセツトされ、信号RGSLが“Ｌ（ロ
ウ）”の時は、レジスタ（REG）１３に論理状態
STAがセツトされる。 Now, if the initial logic state is STA, the signal
When RGSL is “H”, the register (REG)
A logic state STA determined by a combination of logic signals S1 to S3 is set in 12, and when the signal RGSL is "L (low)", the logic state is set in register (REG) 13.
STA is set.
もし、論理信号S1〜S3の組合せ状態が変化し
た場合、即ち、論理状態STB，STE又はSTGの
いずれかに変化すると、レジスタ（REG）１２
とレジスタ（REG）１３との出力状態が不一致
となる状態が発生し、遷移検出器となる比較器
（以下CMPと称する）１４の出力が“Ｌ”とな
る。 If the combination state of the logic signals S1 to S3 changes, that is, to any of the logic states STB, STE, or STG, the register (REG) 12
A situation occurs in which the output states of the register (REG) 13 and the register (REG) 13 do not match, and the output of the comparator (hereinafter referred to as CMP) 14 serving as a transition detector becomes "L".
尚、この“Ｌ”はクロツクCLKの一周期間の
みで、次のクロツクCLKの立上がりでは、再び
レジスタ（REG）１２とレジスタ（REG）１３
との出力状態は一致する。又、これらの動作状態
は第２図に示す通りである。 Note that this "L" is only for one cycle of clock CLK, and at the next rising edge of clock CLK, register (REG) 12 and register (REG) 13 are turned off again.
The output state matches. Further, their operating states are as shown in FIG.
次に、エラー検出動作につき説明する。 Next, the error detection operation will be explained.
デコーダ（以下DECと称する）１６は第４図
に示す８通りの論理状態を具現化したものであ
り、レジスタ（REG）２０は現在の論理状態
（例えば、論理状態STA）から遷移可能な論理状
態（例えば、論理状態STB、STE、STG）を記
憶する。 A decoder (hereinafter referred to as DEC) 16 embodies the eight logic states shown in FIG. (e.g., logical states STB, STE, STG).
例えば、現在の論理状態がSTBであれば、遷
移可能な論理状態は第５図に示す通り、STA、
STC、STGの３通りである。従つて、レジスタ
（REG）２０は否定論理積回路１７の出力の立上
がりで論理和回路１８より入力される遷移可能な
論理状態STA、STC、STGのビツトをセツトす
る。 For example, if the current logical state is STB, the logical states that can be transitioned to are STA,
There are three types: STC and STG. Therefore, the register (REG) 20 sets the bits of the transitionable logic states STA, STC, and STG inputted from the OR circuit 18 at the rise of the output of the NAND circuit 17.
デコーダ１６、論理和回路１８及びレジスタ２
０は前述の予測器を構成するものである。 Decoder 16, OR circuit 18 and register 2
0 constitutes the aforementioned predictor.
尚、＊CLKはクロツクCLKの負論理状態信号
を、＊CKRSTはF.F２３の非リセツト状態信号
をそれぞれ示す。 Note that *CLK indicates a negative logic state signal of clock CLK, and *CKRST indicates a non-reset state signal of F.F23.
レジスタ（REG）２０にセツトされ、論理積
回路１９に出力される予測論理状態PSTA、
PSTC、PSTGのビツトと、DEC１６から出力さ
れる論理状態（STA〜STHの内の１つが出力さ
れる）のビツトが１つも一致しなかつた場合、F.
F回路２３がセツトされ、シーケンスエラー信号
SQCKを出力する。 The predicted logic state PSTA is set in the register (REG) 20 and output to the AND circuit 19;
If the bits of PSTC and PSTG do not match any bit of the logic state output from the DEC 16 (one of STA to STH is output), F.
The F circuit 23 is set and the sequence error signal is
Output SQCK.
論理積回路１９、否定論理和回路２１及びF.F
回路２３は〔問題点を解決するための手段〕の項
に於いて前術した比較手段を構成するものであ
り、第３図にはエラー検出のタイミングチヤート
を示す。論理状態が遷移すると、クロツクCLK
の１周期間はCMP１４の出力信号CPが“Ｌ”レ
ベル（＊CPで表示）となる。この時、現在の論
理状態（即ち、DEC１６の出力）と、予測論理
状態（即ち、レジスタ（REG）２０の出力）と
が比較され、もし不一致となればクロツクCLK
の立下がりでF.F回路２３がセツトされる。尚、
レジスタ（REG）２０は信号CPの立上がりで更
新される。 AND circuit 19, NOR circuit 21 and FF
The circuit 23 constitutes the comparison means mentioned above in the section ``Means for Solving Problems'', and FIG. 3 shows a timing chart for error detection. When a logic state transitions, the clock CLK
During one cycle period, the output signal CP of the CMP 14 is at "L" level (indicated by *CP). At this time, the current logic state (i.e., the output of the DEC 16) and the predicted logic state (i.e., the output of the register (REG) 20) are compared, and if they do not match, the clock CLK is
The FF circuit 23 is set at the fall of . still,
The register (REG) 20 is updated at the rising edge of the signal CP.
以上のような本発明によれば、Ｉ／０インタフ
エースの論理状態の遷移状態をチエツクし、エラ
ーを上げることにより、不当な論理状態遷移によ
るＩ／０インタフエースの混乱を未然に防止する
ことが可能となる。
According to the present invention as described above, by checking the transition state of the logical state of the I/0 interface and raising an error, it is possible to prevent confusion in the I/0 interface due to illegal logical state transition. becomes possible.
第１図は本発明に係る一実施例を示す遷移状態
チエツク回路のブロツクダイヤグラム図、第２図
は本発明に係る遷移状態チエツク回路のタイミン
グチヤート図、第３図は本発明に係る遷移状態チ
エツク回路のエラー検出のタイミングチヤート
図、第４図は３つの論理信号から８通りの論理状
態を決定する図、第５図は論理状態遷移図、第６
図は磁気デイスク装置の制御システム図、をそれ
ぞれ示す。
図において、１は制御装置、２はＩ／０装置、
３はＩ／０インタフエース部、４は制御部、５は
Ｉ／０デバイス部、６，１２，１３，２０はレジ
スタ（REG）、７はデバイス制御回路、８はデイ
スク、９，２３はF.F回路、１０，１１，１９，
２２は論理積回路、１４はCMP、１５ａ，１５
ｂはインバータ、１６はデコーダ、１７は否定論
理積回路、１８は論理和回路、２１は否定論理和
回路、をそれぞれ示す。
FIG. 1 is a block diagram of a transition state check circuit according to an embodiment of the present invention, FIG. 2 is a timing chart of a transition state check circuit according to the present invention, and FIG. 3 is a diagram of a transition state check circuit according to the present invention. A timing chart for error detection in the circuit. Figure 4 is a diagram for determining eight logic states from three logic signals. Figure 5 is a logic state transition diagram.
Each figure shows a control system diagram of a magnetic disk device. In the figure, 1 is a control device, 2 is an I/0 device,
3 is an I/0 interface section, 4 is a control section, 5 is an I/0 device section, 6, 12, 13, 20 are registers (REG), 7 is a device control circuit, 8 is a disk, 9, 23 are FFs circuit, 10, 11, 19,
22 is an AND circuit, 14 is CMP, 15a, 15
b indicates an inverter, 16 a decoder, 17 a NAND circuit, 18 an OR circuit, and 21 a NOR circuit.
Claims (1)
態に応動し、且つクロツク動作する回路に於い
て、 前記論理状態を前記クロツクの１周期毎に交互
にセツトする２個のレジスタと、該２個のレジス
タにセツトされた該論理状態を比較し、該論理状
態が遷移したことを検出する遷移検出手段と、或
る論理状態が遷移可能な論理状態を予測する予測
手段と、該予測された論理状態と遷移した論理状
態とを比較する比較手段とを設け、 前記検出手段が論理状態が遷移したことを検出
した時、遷移した論理状態と遷移直前の論理状態
から前記予測手段により予測された論理状態とを
前記比較手段により比較して、その正当性を検出
することを特徴とする遷移状態チエツク回路。[Claims] 1. In a circuit that responds to a logic state represented by a combination of a plurality of signals and operates a clock, two circuits that alternately set the logic state for each cycle of the clock are provided. a register and a transition detection means for comparing the logic state set in the two registers and detecting a transition of the logic state; and a prediction means for predicting a logic state to which a certain logic state can transition. , a comparison means for comparing the predicted logical state and the transitioned logical state, and when the detection means detects that the logical state has transitioned, the predicted logical state is calculated based on the transitioned logical state and the logical state immediately before the transition. A transition state check circuit characterized in that the logic state predicted by the comparison means is compared with the logic state predicted by the comparison means to detect its validity.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59267920A JPS61165159A (en) | 1984-12-19 | 1984-12-19 | Transition state checking circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59267920A JPS61165159A (en) | 1984-12-19 | 1984-12-19 | Transition state checking circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61165159A JPS61165159A (en) | 1986-07-25 |
| JPH0135375B2 true JPH0135375B2 (en) | 1989-07-25 |
Family
ID=17451451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59267920A Granted JPS61165159A (en) | 1984-12-19 | 1984-12-19 | Transition state checking circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61165159A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4845712A (en) * | 1987-11-30 | 1989-07-04 | Tandem Computers Incorporated | State machine checker |
| JPH0292535U (en) * | 1989-01-06 | 1990-07-23 | ||
| JP4496205B2 (en) * | 2006-12-18 | 2010-07-07 | 日立オートモティブシステムズ株式会社 | Control microcomputer verification device and in-vehicle control device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS519543A (en) * | 1974-07-13 | 1976-01-26 | Fujitsu Ltd |
-
1984
- 1984-12-19 JP JP59267920A patent/JPS61165159A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS519543A (en) * | 1974-07-13 | 1976-01-26 | Fujitsu Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61165159A (en) | 1986-07-25 |
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