JP2619939B2 - Synchronous pattern detection circuit - Google Patents
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Description
【発明の詳細な説明】 〔概 要〕 例えばサイクリックディジタル伝送方式においてデー
タ通信に先立って送られてくる同期パターンを検出する
ようにした同期パターン検出回路に関し、 同期パターン誤検出の防止を目的とし、 受信データの各ビットの論理状態に関する状態変化を検
出する状態変化検出手段と、状態変化を検出した後の受
信データの安定状態のビット数を計数するビット数計数
手段と、ビット数計数手段の所定の計数値に対応する受
信データの論理状態を判定するビット判定手段と、ビッ
ト数計数手段による計数結果及びビット判定手段による
判定結果に応じて受信データの中の同期パターンを検出
する同期検出手段とを備えるように構成する。DETAILED DESCRIPTION OF THE INVENTION [Summary] For example, a synchronous pattern detection circuit for detecting a synchronous pattern sent prior to data communication in a cyclic digital transmission system, for the purpose of preventing false detection of a synchronous pattern. State change detecting means for detecting a state change relating to the logical state of each bit of the received data; bit number counting means for counting the number of stable bits of the received data after detecting the state change; and bit number counting means. Bit determining means for determining a logical state of received data corresponding to a predetermined count value, and synchronization detecting means for detecting a synchronization pattern in the received data in accordance with the result of counting by the bit number counting means and the result of determination by the bit determining means It comprises so that it may have.
本発明は、例えばサイクリックディジタル伝送方式に
おいてデータ通信に先立って送られてくる同期パターン
を検出するようにした同期パターン検出回路に関するも
のである。The present invention relates to a synchronous pattern detecting circuit for detecting a synchronous pattern sent prior to data communication in a cyclic digital transmission system, for example.
遠隔地に設置された端末の各種情報をセンタ等に設置
されたコンピュータにより自動的に収集する遠隔監視シ
ステムにおけるデータ通信は、一般にはサイクリックデ
ィジタル伝送方式が用いられている。このサイクリック
ディジタル伝送方式においては、複数の監視データのそ
れぞれを、遠隔地から所定の周期（例えば数秒）でサイ
クリックに伝送する。Generally, a cyclic digital transmission system is used for data communication in a remote monitoring system in which various information of a terminal installed in a remote place is automatically collected by a computer installed in a center or the like. In this cyclic digital transmission system, each of a plurality of monitoring data is cyclically transmitted at a predetermined cycle (for example, several seconds) from a remote location.
また、このサイクリックディジタル伝送方式において
は、データの転送に先立って所定の同期パターン“100
・・・001"（“0"は22個連続）を送信し、この同期パタ
ーンを検出した後にデータの受信を行なう。例えば、監
視局とセンタとが回線によって接続されている場合、先
ず監視局によって複数の監視データを収集し、同期パタ
ーンに続けてこれら複数の監視データを送信する。セン
タでは、この同期パターンを検出した後、順次監視デー
タを取り込むことになる。Further, in this cyclic digital transmission system, a predetermined synchronization pattern "100
.. 001 "(" 0 "is continuous for 22), and after receiving this synchronization pattern, receive data. For example, when the monitoring station and the center are connected by a line, first the monitoring station The center collects a plurality of pieces of monitoring data and transmits the plurality of pieces of monitoring data following the synchronization pattern.After detecting the synchronization pattern, the center takes in the monitoring data sequentially.
ところで、上述したサイクリックディジタル伝送方式
にあっては、同期パターンを検出する際に、状態変化後
の22ビットの安定状態（つまり状態遷移のない状態）及
びビットデータ“1"を検出したときに同期パターンと認
識していたため、23ビット以上のビット“1"が連続した
ときに同期パターンを誤検出するという問題点があっ
た。By the way, in the above-mentioned cyclic digital transmission system, when detecting a synchronization pattern, when detecting a stable state of 22 bits after a state change (that is, a state without state transition) and bit data “1”, Since it is recognized as a synchronization pattern, there is a problem that a synchronization pattern is erroneously detected when 23 or more bits “1” are consecutive.
伝送データはビット“1"あるいはビット“0"の組み合
わせから成っており、通常23ビット以上の同一ビットの
連続状態はないものとして、上述した同期パターンが決
定されていた。ところが、特定のデータパターンにおい
て23ビット以上の“1"が連続する場合が生じ、同期パタ
ーンの誤検出が発生することになる。The transmission data is composed of a combination of bit “1” or bit “0”, and the above-described synchronization pattern is determined assuming that there is usually no continuous state of the same bit of 23 bits or more. However, there is a case where “1” of 23 bits or more continues in a specific data pattern, and erroneous detection of a synchronization pattern occurs.
第４図に、同期パターンの誤検出を生じる場合の転送
データの一例を示す。サイクリックディジタル伝送方式
の伝送データの単位となる各ワードは、初送と連送とで
構成されており、初送の各ビットデータを反転したもの
が連送である。図において、「WA」はワードアドレス
を、「Ｐ」はパリティをそれぞれ示している。図に示す
ように、ワードアドレス“E"のワードの連送の下位２ビ
ット以上が“1"で、かつパリティが“1"であり、ワード
アドレス“F"のワードの初送の各ビットが“1"である場
合に、23ビット以上の“1"の連続状態が生じることにな
り、同期パターンの誤検出が起こる。FIG. 4 shows an example of transfer data in the case where an erroneous detection of the synchronization pattern occurs. Each word, which is a unit of transmission data in the cyclic digital transmission system, is composed of initial transmission and continuous transmission, and the serial transmission is obtained by inverting each bit data of the initial transmission. In the figure, “WA” indicates a word address, and “P” indicates a parity. As shown in the figure, the lower two bits of the continuous transmission of the word having the word address “E” are “1”, the parity is “1”, and each bit of the first transmission of the word having the word address “F” is In the case of “1”, a continuous state of “1” of 23 bits or more occurs, and erroneous detection of the synchronization pattern occurs.
本発明は、このような点にかんがみて創作されたもの
であり、同期パターンの誤検出を防止するようにした同
期パターン検出回路を提供することを目的としている。The present invention has been made in view of such a point, and an object of the present invention is to provide a synchronous pattern detection circuit that prevents erroneous detection of a synchronous pattern.
第１図は、本発明の同期パターン検出回路の原理ブロ
ック図である。FIG. 1 is a block diagram showing the principle of a synchronous pattern detection circuit according to the present invention.
図において、状態変化検出手段111は、受信データの
各ビットの論理状態に関する状態変化を検出する。In the figure, state change detecting means 111 detects a state change relating to the logical state of each bit of the received data.
ビット数計数手段121は、状態変化を検出した後の受
信データの安定状態のビット数を計数する。The bit number counting means 121 counts the number of bits in the stable state of the received data after detecting the state change.
ビット判定手段131は、ビット数計数手段121の所定の
計数値に対応する受信データの論理状態を判定する。The bit determining means 131 determines the logical state of the received data corresponding to a predetermined count value of the bit number counting means 121.
同期検出手段141は、ビット数計数手段121による計数
結果及びビット判定手段131による判定結果に応じて受
信データの中の同期パターンを検出する。The synchronization detecting means 141 detects a synchronization pattern in the received data according to the counting result by the bit number counting means 121 and the determination result by the bit determining means 131.
従って、全体として、状態変化後の安定状態のビット
数とこのときの論理状態とに応じて同期パターンの検出
を行なうように構成されている。Therefore, as a whole, the synchronous pattern is detected in accordance with the number of bits in the stable state after the state change and the logical state at this time.
状態変化検出手段111において受信データの各ビット
の論理状態に関する状態変化が検出されると、ビット数
計数手段121による受信データの安定状態のビット数の
計数が開始される。このビット数計数手段121による計
数値はビット判定手段131に導入され、ビット判定手段1
31はこの計数値が所定の値になったときに、受信データ
の論理状態の判定を行なう。When the state change detecting means 111 detects a state change relating to the logical state of each bit of the received data, the bit number counting means 121 starts counting the number of bits in the stable state of the received data. The count value of the bit number counting means 121 is introduced to the bit determining means 131, and the bit determining means 1
31 determines the logical state of the received data when the count value reaches a predetermined value.
同期検出手段141には、ビット数計数手段121による計
数結果とビット判定手段131による判定結果とが導入さ
れており、これらの結果によって状態変化後の所定ビッ
ト数の安定状態とこのときの論理状態とを知ることによ
り、受信データの中の同期パターンが検出される。The synchronization detection means 141 has introduced a counting result by the bit number counting means 121 and a judgment result by the bit judgment means 131, and based on these results, a stable state of a predetermined number of bits after a state change and a logical state at this time. , A synchronization pattern in the received data is detected.
本発明にあっては、状態変化後の安定状態のビット数
とこのときの論理状態とに応じて同期パターンの検出を
行なうことにより、同期パターンの誤検出を防止するこ
とが可能になる。In the present invention, erroneous detection of the synchronization pattern can be prevented by detecting the synchronization pattern in accordance with the number of bits in the stable state after the state change and the logic state at this time.
以下、図面に基づいて本発明の実施例について詳細に
説明する。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第２図は、本発明の一実施例における同期パターン検
出回路の構成を示す。FIG. 2 shows a configuration of a synchronous pattern detection circuit in one embodiment of the present invention.
I.実施例と第１図との対応関係 ここで、本発明の実施例と第１図との対応関係を示し
ておく。I. Correspondence Between Embodiment and FIG. 1 Here, the correspondence between the embodiment of the present invention and FIG. 1 will be described.
状態変化検出手段111は、変化検出部211に相当する。 The state change detection unit 111 corresponds to the change detection unit 211.
ビット数計数手段121は、同期検出カウンタ221,アン
ドゲート253に相当する。The bit number counting means 121 corresponds to the synchronization detection counter 221 and the AND gate 253.
ビット判定手段131は、アンドゲート251,D型フリップ
フロップ（Ｄ−FF）271に相当する。The bit determining means 131 corresponds to the AND gate 251 and the D-type flip-flop (D-FF) 271.
同期検出手段141は、アンドゲート253,オアゲート26
3,D−FF275,ビットカウンタ241に相当する。The synchronization detecting means 141 includes an AND gate 253 and an OR gate 26.
3, D-FF275, bit counter 241.
以上のような対応関係があるものとして、以下本発明
の実施例について説明する。An embodiment of the present invention will be described below assuming that there is the above correspondence.
II.実施例の構成 第２図に示した同期パターン検出回路は、例えば回線
を介して送られてくる監視データを収集するセンタ等
（図示せず）におけるデータの受信部に設けられてい
る。II. Configuration of the Embodiment The synchronization pattern detection circuit shown in FIG. 2 is provided in a data receiving unit in a center (not shown) for collecting monitoring data transmitted via a line, for example.
図において、実施例の同期パターン検出回路は、受信
データの状態変化（“1"から“0"あるいは“0"から“1"
への変化）を検出する変化検出部211と、同期パターン
を検出するために受信データのビット数を計数する同期
検出カウンタ221と、受信データの各ビットに同期した
クロック信号を生成するビット同期カウンタ231と、同
期がとられた後の受信データのビット数を計数するビッ
トカウンタ241と、４つのアンドゲート251,253,255,257
と、２つのオアゲート261,263と、３つのＤ−FF271,27
3,275とを備えている。In the figure, the synchronous pattern detection circuit of the embodiment changes the state of received data (from "1" to "0" or from "0" to "1").
, A change detection unit 211 that detects a change in the received data, a synchronization detection counter 221 that counts the number of bits of the received data to detect a synchronization pattern, and a bit synchronization counter that generates a clock signal synchronized with each bit of the received data. 231, a bit counter 241 for counting the number of bits of received data after synchronization, and four AND gates 251, 253, 255, 257
And two OR gates 261,263 and three D-FF271,27
3,275.
回線を介した受信データが変化検出部211,アンドゲー
ト251の一方の入力端（反転入力）及びアンドゲート253
の一方の入力端に共に入力される。変化検出部211の出
力端は、アンドゲート255の一方の入力端と同期検出カ
ウンタ221のリセット端子Ｒに共に接続されており、ア
ンドゲート255の出力端はビット同期カウンタ231のリセ
ット端子Ｒに接続されている。The data received via the line is transmitted to the change detection unit 211, one input terminal (inverted input) of the AND gate 251 and the AND gate 253.
Are input to one of the input terminals. The output terminal of the change detection unit 211 is connected to one input terminal of the AND gate 255 and the reset terminal R of the synchronization detection counter 221. The output terminal of the AND gate 255 is connected to the reset terminal R of the bit synchronization counter 231. Have been.
また、同期検出カウンタ221の出力端子CO（キャリー
アウト端子）はアンドゲート251の他方の入力端に接続
されており、アンドゲート251の出力端はＤ−FF271を介
してＤ−FF273のクロック端子，オアゲート261の一方の
入力端及びアンドゲート253の他方の入力端に共に接続
されている。Ｄ−FF273の入力端子Ｄには固定データ
“1"が入力されており、出力端子Ｑはオアゲート261の
他方の入力端（反転入力）に接続されている。オアゲー
ト261の出力端はアンドゲート255の他方の入力端に接続
されている。The output terminal CO (carry-out terminal) of the synchronization detection counter 221 is connected to the other input terminal of the AND gate 251, and the output terminal of the AND gate 251 is connected to the clock terminal of the D-FF273 via the D-FF271. One input terminal of the OR gate 261 and the other input terminal of the AND gate 253 are both connected. Fixed data “1” is input to the input terminal D of the D-FF 273, and the output terminal Q is connected to the other input terminal (inverted input) of the OR gate 261. The output terminal of the OR gate 261 is connected to the other input terminal of the AND gate 255.
更に、アンドゲート253の出力端はオアゲート263の一
方の入力端と、Ｄ−FF275のクロック端子に共に接続さ
れており、オアゲート263の出力端はビットカウンタ241
のリセット端子Ｒに接続されている。Ｄ−FF275の入力
端子Ｄには固定データ“1"が入力されており、出力端子
Ｑはオアゲート263の他方の入力端（反転入力）に接続
されている。Further, the output terminal of the AND gate 253 is connected to one input terminal of the OR gate 263 and the clock terminal of the D-FF 275, and the output terminal of the OR gate 263 is connected to the bit counter 241.
Are connected to the reset terminal R of Fixed data "1" is input to the input terminal D of the D-FF 275, and the output terminal Q is connected to the other input terminal (inverted input) of the OR gate 263.
アンドゲート257の一方の入力端には電源投入時に出
力されるリセット信号が供給されており、他方の入力端
には制御装置等（この同期パターン検出回路を制御する
装置あるいはデータ処理を行なう処理装置等）からのリ
セット信号が供給される。アンドゲート257の出力端は
Ｄ−FF271,273,275の各リセット端子Ｒ（負論理）に接
続されている。A reset signal output when the power is turned on is supplied to one input terminal of the AND gate 257, and a control device or the like (a device for controlling the synchronous pattern detection circuit or a processing device for performing data processing) is supplied to the other input terminal. Etc.) are supplied. The output terminal of the AND gate 257 is connected to each reset terminal R (negative logic) of the D-FFs 271, 273, 275.
III.実施例の動作 次に上述した本発明実施例の動作を説明する。III. Operation of Embodiment Next, the operation of the above-described embodiment of the present invention will be described.
第３図に、実施例の動作タイミングを示す。図におい
て、「クロック信号」はビット同期カウンタ231で生成
される信号を、「信号Ａ」は同期検出カウンタ221の出
力端子COから出力される信号を、「信号Ｂ」はアンドゲ
ート251から出力される信号を、「信号Ｃ」はＤ−FF271
から出力される信号を、「信号Ｄ」はアンドゲート253
から出力される信号をそれぞれ示している。FIG. 3 shows the operation timing of the embodiment. In the figure, “clock signal” indicates a signal generated by the bit synchronization counter 231, “signal A” indicates a signal output from the output terminal CO of the synchronization detection counter 221, and “signal B” is output from the AND gate 251. Signal C is D-FF271
The signal output from the AND gate 253
Respectively show signals output from the respective devices.
いま、受信データとして同期パターンが入力された状
態にあるものとする。また、同期検出カウンタ221にお
ける計数歩進動作及びＤ−FF271におけるラッチ動作
は、ビット同期カウンタ231で生成されるクロック信号
の立ち下がりに同期して行なわれるものとする。また、
同期検出カウンタ221において計数値が「21」に達した
ときに出力端子COから論理“1"を出力するものとする。Now, it is assumed that a synchronization pattern is input as received data. It is assumed that the counting increment operation in the synchronization detection counter 221 and the latch operation in the D-FF 271 are performed in synchronization with the falling edge of the clock signal generated by the bit synchronization counter 231. Also,
When the count value of the synchronization detection counter 221 reaches “21”, a logic “1” is output from the output terminal CO.
以下、第２図，第３図を参照する。 Hereinafter, FIG. 2 and FIG. 3 will be referred to.
回線を介して同期パターン“100・・・001"が送られ
てくると、変化検出部211は、ビットデータの“1"から
“0"への状態変化を検出し、この検出動作に応じた検出
パルスを同期検出カウンタ221のリセット端子Ｒ及びア
ンドゲート255に供給する。When the synchronization pattern “100... 001” is transmitted via the line, the change detection unit 211 detects a state change of the bit data from “1” to “0” and responds to this detection operation. The detection pulse is supplied to the reset terminal R of the synchronization detection counter 221 and the AND gate 255.
このアンドゲート255の他方端にはオアゲート261の出
力“1"（Ｄ−FF273の出力が“0"であり、この出力“0"
を反転した論理“1"が出力となる）が供給されており、
変化検出部211から出力された検出パルスはアンドゲー
ト255を介してビット同期カウンタ231に供給される。ビ
ット同期カウンタ231は、このアンドゲート255の出力に
応じてリセットされ、以後受信データの各ビットに同期
したクロック信号を生成して出力する。At the other end of the AND gate 255, the output “1” of the OR gate 261 (the output of the D-FF 273 is “0”, and the output “0”
Is the inverted logic “1” is output).
The detection pulse output from the change detection unit 211 is supplied to the bit synchronization counter 231 via the AND gate 255. The bit synchronization counter 231 is reset according to the output of the AND gate 255, and thereafter generates and outputs a clock signal synchronized with each bit of the received data.
また、変化検出部211は、このビット同期カウンタ231
で生成されるクロック信号の立ち下がりに同期した計数
動作を行ない、計数値が「21」になったときに出力“1"
をアンドゲート251の一方の入力端に供給する。アンド
ゲート251の他方の入力端には受信データが反転入力さ
れているため、この受信データの21ビット及び22ビット
が“0"であるときにアンドゲート251の出力“1"をその
まま出力する。In addition, the change detection unit 211
Performs a counting operation in synchronization with the falling edge of the clock signal generated in step 2. When the count value reaches "21", the output "1"
Is supplied to one input terminal of the AND gate 251. Since the received data is inverted at the other input terminal of the AND gate 251, the output “1” of the AND gate 251 is output as it is when the 21 and 22 bits of the received data are “0”.
このアンドゲート251の出力“1"は次のクロック信号
の立ち下がりに同期してＤ−FF271にラッチされ、更に
このＤ−FF271の出力“1"はアンドゲート253の一方の入
力端に供給される。アンドゲート253の他方の入力端に
は受信データが入力されており、この受信データの23ビ
ット目が“1"であるときに、アンドゲート253から論理
“1"が出力される。The output "1" of the AND gate 251 is latched by the D-FF 271 in synchronization with the fall of the next clock signal, and the output "1" of the D-FF 271 is supplied to one input terminal of the AND gate 253. You. Received data is input to the other input terminal of the AND gate 253. When the 23rd bit of the received data is “1”, the logical “1” is output from the AND gate 253.
Ｄ−FF275ではアンドゲート253の出力の立ち上がりに
同期して固定データ“1"を取り込み、このＤ−FF275の
出力“1"はオアゲート253に反転入力されるため、アン
ドゲート253の出力“1"はオアゲート263を介してビット
カウンタ241のリセット端子Ｒに供給される。以後ビッ
トカウンタ241では同期パターン以降の受信データ（24
ビット目以降）の計数動作を行なう。The D-FF 275 captures fixed data "1" in synchronization with the rising edge of the output of the AND gate 253, and the output "1" of the D-FF 275 is invertedly input to the OR gate 253. Is supplied to the reset terminal R of the bit counter 241 via the OR gate 263. Thereafter, the bit counter 241 stores the received data (24
(The bit and subsequent bits).
尚、Ｄ−FF273ではＤ−FF271の出力の立ち上がりに同
期して固定データ“1"を取り込み、このＤ−FF273の出
力“1"はオアゲート261に反転入力される。以後、オア
ゲート261からは論理“0"が出力されるので変化検出部2
1からアンドゲート255に供給される状態変化の検出パル
スはマスクされることになり、ビット同期カウンタ231
におけるクロック信号の生成動作がリセットされること
はない。The D-FF 273 captures fixed data “1” in synchronization with the rise of the output of the D-FF 271, and the output “1” of the D-FF 273 is inverted and input to the OR gate 261. Thereafter, a logical “0” is output from the OR gate 261, so that the change detection unit 2
The state change detection pulse supplied from 1 to the AND gate 255 is masked, and the bit synchronization counter 231
Is not reset.
データの受信が終了すると、制御装置等からのリセッ
ト信号によりＤ−FF271,273,275がリセットされ、受信
データに基づいて上述した同期パターンの検出動作が繰
り返される。When the data reception is completed, the D-FFs 271, 273, and 275 are reset by a reset signal from the control device or the like, and the above-described synchronization pattern detection operation is repeated based on the received data.
IV.実施例のまとめ このように、変化検出部211によって受信データの状
態変化（“1"から“0"への変化）を検出すると、ビット
同期カウンタ231によるクロック信号の生成動作及びこ
のクロック信号に同期した同期検出カウンタ221による
計数動作を開始する。同期検出カウンタ221は21ビット
目に対応して論理“1"を出力し、この状態で22ビット目
が“0"であり23ビット目が“1"であるときにアンドゲー
ト253からは論理“1"が出力される。このアンドゲート2
53の出力“1"に応じてビットカウンタ241がリセットさ
れ、以後ビットカウンタ241は受信データの各ビットの
計数動作を開始する。IV. Summary of Embodiment As described above, when the change detection unit 211 detects a change in the state of the received data (change from “1” to “0”), the bit synchronization counter 231 generates the clock signal and the clock signal. Starts a counting operation by the synchronization detection counter 221 synchronized with. The synchronization detection counter 221 outputs a logic “1” corresponding to the 21st bit. In this state, when the 22nd bit is “0” and the 23rd bit is “1”, the AND gate 253 outputs a logic “1”. 1 "is output. This And Gate 2
The bit counter 241 is reset in response to the output “1” of 53, and thereafter the bit counter 241 starts counting each bit of the received data.
従って、連続した22ビットの論理状態“0"と、23ビッ
ト目の論理状態“1"とにより同期パターンの検出を行な
うことにより、同期パターンの誤検出を防止することが
可能になる。Accordingly, by detecting the synchronization pattern based on the continuous 22-bit logical state “0” and the 23rd bit logical state “1”, it is possible to prevent erroneous detection of the synchronous pattern.
V.発明の変形態様 なお、上述した本発明の実施例にあっては“100・・
・001"を同期パターンとしたが、特定の連続した論理状
態を同期パターンとするものであれば本発明を適用する
ことができる。例えば論理“1"が複数ビット分連続する
場合でもよい。V. Modifications of the Invention In the above-described embodiment of the present invention, "100 ...
-Although "001" is used as the synchronization pattern, the present invention can be applied as long as a specific continuous logic state is used as the synchronization pattern. For example, a case where logic "1" continues for a plurality of bits may be used.
また、「I.実施例と第１図との対応関係」において、
本発明と実施例との対応関係を説明しておいたが、これ
に限られることはなく、本発明には各種の変形態様があ
ることは当業者であれば容易に推考できるであろう。In “I. Correspondence between the embodiment and FIG. 1”,
Although the correspondence between the present invention and the embodiments has been described, the present invention is not limited to this, and those skilled in the art can easily infer that the present invention has various modifications.
上述したように、本発明によれば、状態変化後の安定
状態のビット数とこのときの論理状態とに応じて同期パ
ターンの検出を行なうことにより、同期パターンの誤検
出を防止することができるので、実用的には極めて有用
である。As described above, according to the present invention, erroneous detection of a synchronization pattern can be prevented by detecting a synchronization pattern according to the number of bits in a stable state after a state change and the logic state at this time. Therefore, it is extremely useful practically.
第１図は本発明の同期パターン検出回路の原理ブロック
図、 第２図は本発明の一実施例による同期パターン検出回路
の構成図、 第３図は実施例の動作タイミング図、 第４図は同期パターン誤検出の説明図である。 図において、 111は状態変化検出手段、 121はビット数計数手段、 131はビット判定手段、 141は同期検出手段、 211は変化検出部、 221は同期検出カウンタ、 231はビット同期カウンタ、 241はビットカウンタ、 251,253,255,257はアンドゲート、 261,263はオアゲート、 271,273,275はＤ−FFである。FIG. 1 is a block diagram showing the principle of a synchronous pattern detection circuit according to the present invention, FIG. 2 is a block diagram of a synchronous pattern detection circuit according to an embodiment of the present invention, FIG. 3 is an operation timing diagram of the embodiment, and FIG. FIG. 4 is an explanatory diagram of synchronous pattern erroneous detection. In the figure, 111 is a state change detecting means, 121 is a bit number counting means, 131 is a bit determining means, 141 is a synchronous detecting means, 211 is a change detecting section, 221 is a synchronous detecting counter, 231 is a bit synchronous counter, and 241 is a bit. A counter, 251,253,255,257 are AND gates, 261,263 are OR gates, and 271,273,275 are D-FFs.
Claims (1)
状態変化を検出する状態変化検出手段（111）と、 前記状態変化を検出した後の受信データの安定状態のビ
ット数を計数するビット数計数手段（121）と、 前記ビット数計数手段（121）の所定の計数値に対応す
る前記受信データの論理状態を判定するビット判定手段
（131）と、 前記ビット数計数手段（121）による計数結果及び前記
ビット判定手段（131）による判定結果に応じて前記受
信データの中の同期パターンを検出する同期検出手段
（141）と、 を備えるように構成したことを特徴とする同期パターン
検出回路。1. State change detecting means (111) for detecting a state change relating to a logical state of each bit of received data, and a bit number counter for counting the number of stable state bits of the received data after detecting the state change. Means (121), bit determination means (131) for determining a logical state of the received data corresponding to a predetermined count value of the bit number counting means (121), and a counting result by the bit number counting means (121) And a synchronization detecting means (141) for detecting a synchronization pattern in the received data in accordance with a result of the determination by the bit determining means (131).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63264697A JP2619939B2 (en) | 1988-10-20 | 1988-10-20 | Synchronous pattern detection circuit |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP63264697A JP2619939B2 (en) | 1988-10-20 | 1988-10-20 | Synchronous pattern detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02112344A JPH02112344A (en) | 1990-04-25 |
| JP2619939B2 true JP2619939B2 (en) | 1997-06-11 |
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ID=17406931
Family Applications (1)
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|---|---|---|---|
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Country Status (1)
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-
1988
- 1988-10-20 JP JP63264697A patent/JP2619939B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH02112344A (en) | 1990-04-25 |
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