JP2827573B2 - Error detection timing control method - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、メモリバス，システム
バスを備え、該バス動作に同期して発生する誤りを検出
する情報処理装置において、そのエラーを検出するタイ
ミングの制御方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an information processing apparatus having a memory bus and a system bus for detecting an error generated in synchronization with the operation of the bus.

【０００２】従来から、バス動作に同期して発生するエ
ラーの検出は、毎クロック毎に行うのが一般的であった
が、最近のように、情報処理装置が高速化されてくる
と、伝播遅延上の制約が大きい問題があり、効果的なエ
ラー検出タイミング制御方式が必要とされる。2. Description of the Related Art Conventionally, detection of an error occurring in synchronization with a bus operation has generally been performed at each clock. There is a problem that delay is greatly restricted, and an effective error detection timing control method is required.

【０００３】[0003]

【従来の技術】図３は、従来のエラー検出タイミング制
御方式を説明する図であり、(a) は情報処理装置の構成
例を示し、(b) は動作タイムチャートを示している。2. Description of the Related Art FIGS. 3A and 3B are diagrams for explaining a conventional error detection timing control method. FIG. 3A shows a configuration example of an information processing apparatus, and FIG. 3B shows an operation time chart.

【０００４】図３(a) に示した情報処理装置は、例え
ば、一般のマイクロプロセッサ(MPU)10 を使用し、アド
レスバス(AB), データバス(DB) 3を介して、主記憶装置
(MEM) 2,或いは、システムバス接続部(SBI) 4 との間で
データ転送 (例えば、データストア, データフェッチ)
を行う。The information processing apparatus shown in FIG. 3A uses, for example, a general microprocessor (MPU) 10 and a main storage device via an address bus (AB) and a data bus (DB) 3.
(MEM) 2, or data transfer to / from system bus connection (SBI) 4 (eg data store, data fetch)
I do.

【０００５】この場合、アドレスを出力する装置を、一
般に、バスマスタ 1と呼び、該アドレスによって指定さ
れる装置、例えば、主記憶装置(MEM) 2 をバススレーブ
と呼んでいる。In this case, a device that outputs an address is generally called a bus master 1, and a device specified by the address, for example, a main memory (MEM) 2 is called a bus slave.

【０００６】このような情報処理装置において、マイク
ロプロセッサ(MPU) 10には、所謂、RAS 機構が備えられ
ていないので、例えば、図３(a) に示したように、該マ
イクロプロセッサ(MPU) を二重化すると共に、エラー検
出手段 12 を設け、該エラー検出手段 12 で、該二重化
されているマイクロプロセッサ(MPU) 10,11のアドレス
バス, データバス 3の出力をクロック毎に比較し、一致
を検出すると、一方のマイクロプロセッサ(MPU) 11が、
例えば、アドレスのパリティビットをパリティジェネレ
ータ(PG) 121で生成して、アドレスパリティ線(AP) 3a
に出力し、バススレーブとして動作する主記憶装置(ME
M) 2 でパリティチェックを行い、チェック結果を上記
エラー検出手段 12 に返送し、該エラー検出手段 12 の
パリティエラー検出手段(PCK) 122 で該アドレスパリテ
ィのエラーをクロック毎に検出する。In such an information processing apparatus, since the microprocessor (MPU) 10 is not provided with a so-called RAS mechanism, for example, as shown in FIG. And error detecting means 12 is provided, and the error detecting means 12 compares the outputs of the address bus and data bus 3 of the duplicated microprocessors (MPUs) 10 and 11 for each clock to find a match. Upon detection, one microprocessor (MPU) 11
For example, a parity bit of an address is generated by a parity generator (PG) 121 and an address parity line (AP) 3a
To the main memory (ME
M) 2, a parity check is performed, and the check result is returned to the error detection means 12. The parity error detection means (PCK) 122 of the error detection means 12 detects the address parity error for each clock.

【０００７】図３(b) は、そのときの動作タイムチャー
トである。上記アドレスバス(AB) 3に出力したアドレス
と、アドレスパリティ線(AP) 3a に出力したアドレスパ
リティビットとに基づいて、バススレーブ 2でパリティ
チェックを行い、そのチェック結果 (パリティエラー通
知線 6による) を、上記エラー検出手段 12 のパリティ
チェック手段(PCK) 122 で、図３(b) に示したチェック
タイミングで検出する。FIG. 3B is an operation time chart at that time. Based on the address output to the address bus (AB) 3 and the address parity bit output to the address parity line (AP) 3a, a parity check is performed by the bus slave 2, and the check result (by the parity error notification line 6) ) Is detected by the parity check means (PCK) 122 of the error detection means 12 at the check timing shown in FIG.

【０００８】[0008]

【発明が解決しようとする課題】従って、マイクロプロ
セッサ(MPU)10,11 のように、動作クロックが遅いと、
クロック毎のチェックも可能であるが、最近の半導体技
術の進歩に伴い、動作クロックが高速化してくると、該
アドレスパリティ線(AP)上でのアドレスパリティチェッ
ク信号が、バススレーブ 2から上記エラー検出手段 12
に伝播されてくる迄の遅延時間の制約から、該アドレス
パリティをクロック毎に検出することが困難になってく
るという問題があった。Therefore, when the operation clock is slow, as in the case of the microprocessors (MPUs) 10, 11,
It is possible to check each clock, but if the operating clock speeds up with recent advances in semiconductor technology, the address parity check signal on the address parity line (AP) will cause the above error Detection means 12
There is a problem that it is difficult to detect the address parity for each clock due to the restriction of the delay time until the address is propagated.

【０００９】又、バス動作開始から、適当なクロック後
にエラー検出を行う方法もあるが,この方式ではバスス
レーブ 2の動作制約が大きいという欠点がある。本発明
は上記従来の欠点に鑑み、非同期プロトコル式の情報処
理装置では、バスマスタ 1がバス動作の開始を示す第一
の制御信号(BS)を出力し、バススレーブ2が該バス動作
を完了 (データ転送の完了) を示す第二の制御信号(DC)
を出力することでバスの動作が完了する機構があること
に着目して、該非同期プロトコル式のバス動作に最適な
タイミングでエラー検出を行う方式を提供することを目
的とするものである。There is also a method of detecting an error after an appropriate clock from the start of the bus operation. However, this method has a disadvantage that the operation restriction of the bus slave 2 is large. In view of the above-described conventional disadvantages, in the information processing device of the asynchronous protocol type, the bus master 1 outputs a first control signal (BS) indicating the start of a bus operation, and the bus slave 2 completes the bus operation ( Second control signal (DC) indicating data transfer completed
It is an object of the present invention to provide a method of performing error detection at an optimal timing for the asynchronous protocol-type bus operation, by paying attention to the fact that there is a mechanism that completes the bus operation by outputting.

【００１０】[0010]

【課題を解決するための手段】図１，図２は本発明の一
実施例を示した図であり、図１(a) は構成例を示し、図
２(b1),(b2) は動作タイムチャートを示している。上記
の問題点は下記の如くに構成したエラー検出タイミング
制御方式によって解決される。FIGS. 1 and 2 show an embodiment of the present invention. FIG. 1 (a) shows a configuration example, and FIGS. 2 (b1) and (b2) show operation. 4 shows a time chart. The above problem is solved by an error detection timing control system configured as follows.

【００１１】(1) データストア時は、バスマスタ 1が、
それぞれ、適当なタイミングでアドレス，データおよび
バス動作の開始を示す第一の制御信号(BS)を出力し、バ
ススレーブ 2が、これらの信号に従って動作完了後、バ
ス動作の完了を示す第二制御信号(DC)を出力すること
で、バス動作が完了し、データフェッチ時は、バスマス
タ 1が、それぞれ、適当なタイミンでアドレス, および
バス動作の開始を示す、上記第一の制御信号(BS)を出力
し、バススレーブ 2が、これらの信号に従ってデータの
出力, および、バス動作の完了を示す上記第二の制御信
号(DC)を出力することで、バス動作が完了するバスを備
えた情報処理装置において、バス動作に同期して検出さ
れるエラーを、上記第二の制御信号(DC)のタイミングで
検出し、バスマスタ 1に通知するエラー検出手段 12 を
備えるように構成する。(1) During data storage, the bus master 1
The bus slave 2 outputs an address, data, and a first control signal (BS) indicating the start of a bus operation at an appropriate timing. By outputting the signal (DC), the bus operation is completed, and at the time of data fetch, the bus master 1 issues an address at an appropriate timing, and indicates the start of the bus operation, and the first control signal (BS). The bus slave 2 outputs data in accordance with these signals, and outputs the second control signal (DC) indicating the completion of the bus operation. The processing device is configured to include an error detection unit 12 that detects an error detected in synchronization with the bus operation at the timing of the second control signal (DC) and notifies the bus master 1 of the error.

【００１２】(2) 上記の情報処理装置において、バス動
作に同期して検出されるエラーが、バスマスタ 1が出力
するアドレスに対するパリティの正常性を、バススレー
ブ 2が判定し、上記エラー検出手段 12 に通知して、検
出させるエラーであるように構成する。(2) In the above information processing apparatus, an error detected in synchronization with the bus operation is determined by the bus slave 2 as to whether the parity of the address output by the bus master 1 is normal or not. , So that the error is detected.

【００１３】(3) 上記の情報処理装置において、バス動
作に同期して検出されるエラーが、バスマスタ 1が出力
するライトデータに対するパリティの正常性をバススレ
ーブ2が判定するか、又は、バススレーブ 2が出力する
リードデータに対するパリティの正常性をバスマスタ 1
が判定し、上記エラー検出手段 12 に通知して検出する
エラーであるように構成する。(3) In the above information processing apparatus, the error detected in synchronization with the bus operation is determined by whether the bus slave 2 determines whether the parity of the write data output by the bus master 1 is normal or not. The bus master checks the normality of the parity for the read data output by 2 1
Is determined, and the error is detected and notified to the error detecting means 12.

【００１４】(4) 上記の情報処理装置において、バス動
作に同期して検出されるエラーが、２重化されたマイク
ロプロセッサ(MPU) 10,11の出力値の不一致を、上記エ
ラー検出手段 12 中に備えられている比較手段(CMP) 12
0 が判定し、検出するエラーであるように構成する。(4) In the information processing apparatus described above, an error detected in synchronization with the bus operation is caused by a mismatch between output values of the duplicated microprocessors (MPUs) 10 and 11 by the error detection means 12. Means of comparison (CMP) 12
Configure so that 0 is the error to determine and detect.

【００１５】[0015]

【作用】本発明に関連する情報処理装置で試用されるバ
スは非同期プロトコルで動作し、バス動作の開始を示す
第一制御信号(BS)と, バス動作の完了(=データ転送の完
了) を示す第二制御信号(DC)を具備する。The bus used in the information processing apparatus according to the present invention operates according to an asynchronous protocol, and transmits a first control signal (BS) indicating the start of the bus operation and completion of the bus operation (= completion of data transfer). The second control signal (DC) shown in FIG.

【００１６】該第二制御信号(DC)は、ストア動作時は、
バススレーブ 2のデータの受信完了を通知する信号であ
り、フェッチ時はデータの出力完了 (バス上の値の安
定) を通知する信号である。The second control signal (DC) is:
This signal indicates that data reception by bus slave 2 has been completed. When fetching, this signal indicates that data output has been completed (the value on the bus has stabilized).

【００１７】バス 3の動作クロックが高速な場合、信号
が、バス 3全体に渡って、全てのタイミングにおいて安
定しているとはらないが、ストア動作, フェッチ動作の
いずれの場合も、上記第二制御信号(DC)がアサート｛イ
ネーブル (有効) を示している｝時は、バス動作に関わ
る全ての信号が、バス 3全体に渡って安定することが保
証されている。When the operation clock of the bus 3 is fast, the signal is not stable at all timings over the entire bus 3. However, in both the store operation and the fetch operation, When the control signal (DC) indicates assert (enable), all signals related to bus operation are guaranteed to be stable over the entire bus 3.

【００１８】上記バス 3には、例えば、データバス(DB)
3にパリティ信号が付加されており、ライト時はバスマ
スタ 1がデータにパリテを付加｛具体的には、データパ
リティ線(DP) 3b に載せる｝する。バススレーブ 2は、
パリティの異常を判定すると、データパリティエラー通
知信号(ABPE,又は、DBPE) をアサートし、且つ、第二制
御信号(DC)をアサートする。The bus 3 includes, for example, a data bus (DB)
A parity signal is added to 3, and when writing, the bus master 1 adds parity to the data (specifically, puts it on the data parity line (DP) 3b). Bus slave 2
When the parity is determined to be abnormal, the data parity error notification signal (ABPE or DBPE) is asserted, and the second control signal (DC) is asserted.

【００１９】上記エラー検出手段 12 は、上記第二制御
信号（DC) を受け取り時に、例えば、図２(b1)のチェッ
クタイミングにおいて、データパリティエラー通知信号
のアサートをパリティエラー通知線 6上で検出し、エラ
ーを認識する。When receiving the second control signal (DC), the error detecting means 12 detects the assertion of the data parity error notification signal on the parity error notification line 6, for example, at the check timing of FIG. 2 (b1). And recognize the error.

【００２０】該エラー検出手段 12 はバスマスタ自身、
例えば、前述のシステムバス接続部(SBI) 4 が、システ
ムバス(SBUS) 5を介して図示されていない入出力装置と
データ転送を行っている時には、該バスマスタ 1として
機能するシステムバス接続部(SBI)4 内に備えられてい
る場合もある。The error detecting means 12 is a bus master itself,
For example, when the system bus connection (SBI) 4 is performing data transfer with an input / output device (not shown) via the system bus (SBUS) 5, the system bus connection (SBI) 4 functions as the bus master 1. SBI) 4.

【００２１】該エラー検出手段 12 でエラーを検出した
場合、バス動作のリトライ，又は、システムの停止が行
われる。リード時には、バススレーブ 2がデータにパリ
ティを付加して、リードデータを出力し、第二制御信号
(DC)を出力る。When an error is detected by the error detecting means 12, the bus operation is retried or the system is stopped. At the time of reading, the bus slave 2 adds parity to the data, outputs read data, and outputs the second control signal.
(DC) is output.

【００２２】上記エラー検出手段 12 は、第二制御信号
(DC)の受け取り時に、例えば、図２(b1)のチェックタイ
ミングにおいて、データパリティをチェックし、エラー
の有無を検出する。アドレスについては、ライトデータ
と同様である。The error detecting means 12 outputs a second control signal
When (DC) is received, for example, at the check timing in FIG. 2B1, the data parity is checked to detect the presence or absence of an error. The address is the same as the write data.

【００２３】又、２重化されたマイクロプロセッサ(MP
U) 10,11 の出力の比較については、上記エラー検出手
段 12 内に設けられている比較手段(CMP) 120 が、バス
スレーブ 2からの第二制御信号(DC)を受け取り時に、該
２重化されたマイクロプロセッサ(MPU) 10,11 の出力値
の比較を行う。In addition, a dual microprocessor (MP
U) Regarding the comparison of the outputs of 10 and 11, when the comparison means (CMP) 120 provided in the error detection means 12 receives the second control signal (DC) from the bus slave 2, the double Compare the output values of the coded microprocessors (MPUs) 10,11.

【００２４】このように作用するので、非同期プロトコ
ルで動作するバスを備えた情報処理装置においては、動
作クロックの如何に関わらず、バス動作に関わる全ての
信号が、該バス全体に渡って安定になっているタイミン
グにおいて、安定に、アドレス, データのパリティチェ
ック, 或いは、二重化されたマイクロプロセッサ(MPU)
の出力比較のチェックを行うことができる効果がある。With such an operation, in an information processing apparatus having a bus operating according to the asynchronous protocol, all signals related to the bus operation are stably transmitted over the entire bus regardless of the operation clock. Address, data parity check, or duplicated microprocessor (MPU)
There is an effect that the output comparison can be checked.

【００２５】[0025]

【実施例】以下本発明の実施例を図面によって詳述す
る。前述の図１，図２が本発明の一実施例を示した図で
ある。BRIEF DESCRIPTION OF THE DRAWINGS FIG. FIGS. 1 and 2 are views showing an embodiment of the present invention.

【００２６】本発明においては、バスマスタ 1がバス動
作の開始を示す第一の制御信号(BS)を出力し、バススレ
ーブ 2が該バス動作を完了 (データ転送の完了) を示す
第二の制御信号(DC)を出力することでバスの動作が完了
する非同期プロトコルによるデータ転送を行うバスを備
えた情報処理装置において、該バス動作に同期して検出
される、アドレス, ライトデータ, リードデータ, 二重
化されたMPU の出力比較に対するエラーを、上記第二の
制御信号(DC)のタイミングで検出して、バスマスタ 1に
通知する手段が、本発明を実施するのに必要な手段であ
る。尚、全図を通して同じ符号は同じ対象物を示してい
る。In the present invention, the bus master 1 outputs a first control signal (BS) indicating the start of a bus operation, and the bus slave 2 outputs a second control signal indicating completion of the bus operation (completion of data transfer). In an information processing apparatus having a bus that performs data transfer according to an asynchronous protocol in which the bus operation is completed by outputting a signal (DC), an address, write data, read data, and an address are detected in synchronization with the bus operation. The means for detecting an error in the output comparison of the duplicated MPU at the timing of the second control signal (DC) and notifying the error to the bus master 1 is a means necessary for implementing the present invention. Note that the same reference numerals indicate the same object throughout the drawings.

【００２７】以下、図１，図２によって、本発明のエラ
ー検出タイミング制御方式を説明する。図１(a) が本発
明のバスを中心にした構成図であり、図２(b1),(b2) が
その動作タイムチャートである。The error detection timing control method of the present invention will be described below with reference to FIGS. FIG. 1A is a block diagram mainly showing the bus of the present invention, and FIGS. 2B1 and 2B are operation time charts.

【００２８】マイクロプロセッサ (以下、ＭＰＵ, ＭＰ
Ｕ 10,11という) がバスマスタで、図示されているよう
に二重化されている。先ず、ストア動作の場合、ＭＰＵ
10,11がバス動作の開始を示す第一制御信号BS を、図
２(b1)のタイミングでアサート (イネーブル) する。Ｍ
ＰＵ 10,11は前後して、図２(b1)のタイミングでアドレ
スおよびライトデータを、それぞれ、アドレスバス(A
B), 及び、データバス(DB) 3に、図示のタイミングで出
力する。A microprocessor (hereinafter, MPU, MP)
U10, 11) are bus masters, which are duplicated as shown. First, in the case of a store operation, the MPU
10 and 11 assert (enable) the first control signal BS indicating the start of the bus operation at the timing shown in FIG. M
The PUs 10 and 11 send and receive the address and the write data at the timing of FIG.
B) and to the data bus (DB) 3 at the timing shown in the figure.

【００２９】ＭＰＵ 10,11のアドレス, データには、前
述のように、元々パリティが付加されていないので、パ
リティは、例えば、ＭＰＵ 10,11の出力を比較器(CMP)
120で比較して、一致出力が得られたとき、ＭＰＵ 10
の出力を基に、パリティジェネレータ(PG) 121が生成
し、データパリティ線(DP) 3b 上に出力する。As described above, since the parity is not originally added to the addresses and data of the MPUs 10 and 11, the parity is determined by, for example, comparing the output of the MPUs 10 and 11 with a comparator (CMP).
Compared at 120, when a match output is obtained, MPU 10
Is generated by the parity generator (PG) 121 on the basis of the output of, and output to the data parity line (DP) 3b.

【００３０】バススレーブ 2は、本実施例では、メモリ
(MEM)2 又は、システムバス接続部(SBI) 4 である。該
バススレーブ 2は、データの受け取り完了で第二制御信
号(DC)をアサートし、バスマスタ 1に対してバス動作の
完了を通知する。この際、同時に、バススレーブ 2はバ
ス上のパリティをチェックし、異常である場合はパリテ
ィエラー通知信号(ABPE,又は、DBPE) をアサートして、
パリティエラー通知線6上に出力する。In this embodiment, the bus slave 2 is a memory
(MEM) 2 or system bus connection (SBI) 4. The bus slave 2 asserts the second control signal (DC) upon completion of the data reception, and notifies the bus master 1 of the completion of the bus operation. At this time, at the same time, the bus slave 2 checks the parity on the bus, and if abnormal, asserts the parity error notification signal (ABPE or DBPE),
Output on parity error notification line 6.

【００３１】ＭＰＵ 10,11がバスマスタ時は、パリティ
エラー検出手段(PCK) 122 が、上記ABPE,及び、DBPEを
受け取り、上記第二の制御信号(DC)のアサートタイミン
グ (チェックタイミングで示す) で検出する。When the MPUs 10 and 11 are bus masters, the parity error detecting means (PCK) 122 receives the ABPE and DBPE and asserts the second control signal (DC) at the assertion timing (indicated by the check timing). To detect.

【００３２】更に、同時に、比較手段(CMP) 120 が、Ｍ
ＰＵ 10 とＭＰＵ 11 のアドレス,データの出力を比較
し、不一致の検出を行う。ＭＰＵ 10,11がマスタ時にエ
ラーが検出された場合、通常、システム停止とする。Further, at the same time, the comparing means (CMP) 120
The address and data outputs of PU 10 and MPU 11 are compared to detect a mismatch. When an error is detected when the MPUs 10 and 11 are masters, the system is normally stopped.

【００３３】該ＭＰＵ 10,ＭＰＵ 11 がバスマスタ 1で
リード動作の場合、ＭＰＵ 10,11がバス動作の開始を示
す第一制御信号(BS)を、図２(b2)のタイミングでアサー
トする。When the MPU 10, MPU 11 performs a read operation on the bus master 1, the MPU 10, 11 asserts the first control signal (BS) indicating the start of the bus operation at the timing shown in FIG. 2 (b2).

【００３４】ＭＰＵ 10,11は前後して、図２(b2)のタイ
ミングでアドレスを出力し、パリティジェネレータ(PG)
121がアドレスのパリティを生成する。バススレーブ 2
は、リードデータ，パリティを、それぞれ、データバス
(DB) 3, データパリティ線(DP) 3b に出力し、バス上で
の安定時間を見込んで第二制御信号(DC)をアサートし、
バスマスタ 1に対してバス動作完了を通知する。The MPUs 10 and 11 output addresses before and after at the timing shown in FIG.
121 generates the parity of the address. Bus slave 2
Indicates the read data and parity, respectively,
(DB) 3, Data parity line (DP) 3b, and asserting the second control signal (DC) in anticipation of the stabilization time on the bus,
Notifies bus master 1 of bus operation completion.

【００３５】この第二制御信号(DC)信号により、バスマ
スタ 1が、データを受け取ると共に、パリティエラー検
出手段(PCK) 122 が、上記パリティエラー通知線 6上の
ABPE, およびバス上のデータパリティのチェッエラー D
BPE をパリティエラー検出手段(PCK) 122 で検出する。
更に、同時に、比較手段(CMP) 120 がＭＰＵ 10,11のア
ドレス出力を比較し、不一致の検出を行う。In response to the second control signal (DC) signal, the bus master 1 receives data and the parity error detecting means (PCK) 122 causes the parity error notification line 6
ABPE, and data parity check error D on the bus
The BPE is detected by the parity error detection means (PCK) 122.
Further, at the same time, the comparison means (CMP) 120 compares the address outputs of the MPUs 10 and 11 and detects a mismatch.

【００３６】本実施例では、前述のように、システムバ
ス接続部(SBI) 4 も、システムバス(SBUS) 5上に接続さ
れている、図示されていない入出力装置とデータ転送し
ているときにはバスマスタ 1となる。システムバス接続
部(SBI) 4 がバスマスタ 1の場合は、該システムバス接
続部(SBI) 4 がパリティを生成し、システムバス接続部
(SBI) 4 自身が、システムバス(SBUS) 5から第二制御信
号(DC)が返ってきたタイミングで、上記ABPE, DBPE, お
よび、リードデータのパリティをチェックする。In this embodiment, as described above, the system bus connection (SBI) 4 is also connected to the system bus (SBUS) 5 when data is transferred to an input / output device (not shown). Becomes bus master 1. When the system bus connection (SBI) 4 is the bus master 1, the system bus connection (SBI) 4 generates parity and the system bus connection
(SBI) 4 itself checks the ABPE, DBPE and parity of the read data at the timing when the second control signal (DC) is returned from the system bus (SBUS) 5.

【００３７】このように、本発明においては、バスマス
タ 1がバス動作の開始を示す第一の制御信号(BS)を出力
し、バススレーブ 2が該バス動作を完了 (データ転送の
完了) を示す第二の制御信号(DC)を出力することでバス
3の動作が完了する非同期プロトコルによるデータ転送
を行うバス 3を備えた情報処理装置において、該バス動
作に同期して検出される、アドレス, ライトデータ, リ
ードデータ, 二重化されたMPU の出力比較に対するエラ
ーを、上記第二の制御信号(DC)のタイミングで検出し
て、バスマスタ 1に通知するようにした所に特徴があ
る。As described above, in the present invention, the bus master 1 outputs the first control signal (BS) indicating the start of the bus operation, and the bus slave 2 indicates the completion of the bus operation (the completion of the data transfer). By outputting the second control signal (DC), the bus
In an information processing device having a bus 3 that performs data transfer by an asynchronous protocol in which the operation of Step 3 is completed, the information processing device detects addresses, write data, read data, and outputs of duplicated MPUs detected in synchronization with the bus operation. It is characterized in that an error is detected at the timing of the second control signal (DC) and notified to the bus master 1.

【００３８】[0038]

【発明の効果】以上、詳細に説明したように、本発明の
エラー検出タイミング制御方式は、バスマスタ 1がバス
動作の開始を示す第一の制御信号(BS)を出力し、バスス
レーブ2が該バス動作を完了 (データ転送の完了) を示
す第二の制御信号(DC)を出力することでバス 3の動作が
完了する非同期プロトコルによるデータ転送を行うバス
を備えた情報処理装置において、該バス動作に同期して
検出される、アドレス,ライトデータ, リードデータ,
二重化されたMPU の出力比較に対するエラーを、上記第
二の制御信号(DC)のタイミングで検出して、バスマスタ
1に通知するようにしたものであるので、非同期プロト
コル方式でバス動作を行う情報処理装置に最適なタイミ
ングで、, 該バス動作に同期して発生するバスエラーを
検出することができ、特に、バス動作のクロックが高速
化された場合にも有効なバスエラー検出方式を提供でき
る効果がある。As described above, according to the error detection timing control method of the present invention, the bus master 1 outputs the first control signal (BS) indicating the start of the bus operation, and the bus slave 2 outputs the first control signal (BS). In an information processing apparatus including a bus that performs data transfer by an asynchronous protocol by outputting a second control signal (DC) indicating completion of the bus operation (completion of data transfer) to complete the operation of the bus 3, Address, write data, read data,
An error in the output comparison of the duplicated MPU is detected at the timing of the second control signal (DC) and the bus master is detected.
Since it is configured to notify to 1, the bus error occurring in synchronization with the bus operation can be detected at the optimal timing for the information processing device that performs the bus operation in the asynchronous protocol system, There is an effect that an effective bus error detection method can be provided even when the clock of the bus operation is sped up.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施例を示した図（その１）FIG. 1 shows an embodiment of the present invention (part 1).

【図２】本発明の一実施例を示した図（その２）FIG. 2 shows an embodiment of the present invention (part 2).

【図３】従来のエラー検出タイミング制御方式を説明す
る図FIG. 3 is a diagram for explaining a conventional error detection timing control method;

【符号の説明】[Explanation of symbols]

1 バスマスタ 10,11 マイクロ
プロセッサ(MPU) 12 エラー検出手段 120 比較手
段, 又は、比較器(CMP) 121 パリティジェネレータ(PG) 122 パリティエラー検出手段(PCK) 2 バススレーブ, 又は、主記憶装置(MEM) 3 バス, 又は、アドレスバス(AB), 又は、データバ
ス(DB) 4 システムバス接続部(SBI) 5 システムバス(SBUS) 6 パリティ
エラー通知線 AP アドレスパリティ線 DP データパ
リティ線1 Bus master 10, 11 Microprocessor (MPU) 12 Error detection means 120 Comparison means or comparator (CMP) 121 Parity generator (PG) 122 Parity error detection means (PCK) 2 Bus slave or main memory (MEM) 3) Bus or address bus (AB) or data bus (DB) 4 System bus connection (SBI) 5 System bus (SBUS) 6 Parity error notification line AP address parity line DP data parity line

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】データストア時は、バスマスタ(1) が、そ
れぞれ、適当なタイミングでアドレス，データおよびバ
ス動作の開始を示す第一の制御信号(BS)を出力し、バス
スレーブ(2) が、これらの信号に従って動作完了後、バ
ス動作の完了を示す第二制御信号(DC)を出力すること
で、バス動作が完了し、データフェッチ時は、バスマス
タ(1) が、それぞれ、適当なタイミンでアドレス, およ
びバス動作の開始を示す、上記第一の制御信号(BS)を出
力し、バススレーブ(2) が、これらの信号に従ってデー
タの出力, および、バス動作の完了を示す上記第二の制
御信号(DC)を出力することで、バス動作が完了するバス
を備えた情報処理装置において、バス動作に同期して検
出されるエラーを、上記第二の制御信号(DC)のタイミン
グで検出し、バスマスタ(1) に通知するエラー検出手段
(12)を備えたことを特徴とするエラー検出タイミング制
御方式。At the time of data storage, a bus master (1) outputs an address, data and a first control signal (BS) indicating the start of a bus operation at an appropriate timing, respectively, After the operation is completed in accordance with these signals, the bus operation is completed by outputting a second control signal (DC) indicating the completion of the bus operation, and at the time of data fetch, the bus master (1) receives an appropriate timing. And outputs the address and the first control signal (BS) indicating the start of the bus operation.The bus slave (2) outputs data according to these signals and the second control signal (BS) indicating the completion of the bus operation. By outputting the control signal (DC), in an information processing apparatus having a bus in which the bus operation is completed, an error detected in synchronization with the bus operation is detected at the timing of the second control signal (DC). Detect and notify the bus master (1) That error detection means
An error detection timing control method characterized by comprising (12). 【請求項２】上記の情報処理装置において、バス動作に
同期して検出されるエラーが、バスマスタ(1) が出力す
るアドレスに対するパリティの正常性を、バススレーブ
(2)が判定し、上記エラー検出手段(12)に通知して、検
出させるエラーであることを特徴とする請求項１に記載
のエラー検出タイミング制御方式。2. An information processing apparatus according to claim 1, wherein the error detected in synchronization with the bus operation is determined by checking the parity of the address output by the bus master (1).
2. The error detection timing control method according to claim 1, wherein (2) determines the error and notifies the error detection means (12) of the error to be detected. 【請求項３】上記の情報処理装置において、バス動作に
同期して検出されるエラーが、バスマスタ(1) が出力す
るライトデータに対するパリティの正常性をバススレー
ブ(2) が判定するか、又は、バススレーブ(2)が出力す
るリードデータに対するパリティの正常性をバスマスタ
(1) が判定し、上記エラー検出手段(12)に通知して検出
するエラーであることを特徴とする請求項１に記載のエ
ラー検出タイミング制御方式。3. The information processing apparatus according to claim 1, wherein the error detected in synchronization with the bus operation is determined by the bus slave (2) determining whether the parity of the write data output by the bus master (1) is normal. The bus master checks the parity of the read data output by the bus slave (2).
2. The error detection timing control method according to claim 1, wherein (1) is an error detected and notified to the error detection means (12) to detect the error. 【請求項４】上記の情報処理装置において、バス動作に
同期して検出されるエラーが、２重化されたマイクロプ
ロセッサ(MPU)(10,11)の出力値の不一致を、上記エラー
検出手段(12)中に備えられている比較手段(CMP)(120)が
判定し、検出するエラーであることを特徴とする請求項
１に記載のエラー検出タイミング制御方式。4. The information processing apparatus according to claim 1, wherein the error detected in synchronization with the bus operation is a mismatch between the output values of the duplicated microprocessors (MPU) (10, 11). 2. The error detection timing control method according to claim 1, wherein the error is detected and detected by a comparison means (CMP) (120) provided in (12).