JPH0916460A - Memory access device and file controller - Google Patents

Abstract

PURPOSE: To operate another means by unique clocks even when one means fails by operating a memory access means and a memory control means by the respective unique clocks provided separately from a memory. CONSTITUTION: The memory control means 3 is present between the memory 1 and the memory access means 2, reads data from the memory 1 corresponding to a command from the memory access means 2 and sends them out to the memory access means 2. Internal clocks 6 and 7 respectively uniquely generate the clocks and the memory access means 2 and the memory control means 3 can be operated independent of the memory 1. Also, a timer 4 measures the time after the command is issued from the memory access means 2. Then, a judgement means 5 detects the measured time of the timer 4, judges whether or not access to the memory 1 is normal depending on whether or not the memory access means 2 receives the data within stipulated time and holds a judged result.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はメモリアクセス装置及び
ファイル制御装置に係り、特に、メモリ側とアクセス側
とが非同期で動作する構成のメモリアクセス装置及びフ
ァイル制御装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory access device and a file control device, and more particularly to a memory access device and a file control device in which the memory side and the access side operate asynchronously.

【０００２】磁気ディスク装置等のファイル装置とホス
トコンピュータとを接続するとき、データの読み書きを
円滑に行うためにファイル制御装置を介して接続が行わ
れている。現機種においてはＳＳ（シェアードストレー
ジ）内と各モジュール間のクロックの共通化（同期化）
がはかられていたが、次機種では処理速度の向上をはか
るため各モジュール間のパスクロックの周期をはやめる
必要があり、メモリアクセスを行うために必要なクロッ
ク周期はそのパスクロック周期では不可能であり、ＳＳ
内で別にクロックを持つ必要性がある。When a file device such as a magnetic disk device and a host computer are connected to each other, a connection is made via a file control device in order to smoothly read and write data. In the current model, common clock (synchronization) between SS (shared storage) and each module
However, in the next model, it is necessary to stop the cycle of the pass clock between each module in order to improve the processing speed, and the clock cycle required for memory access is not that cycle. Yes, SS
You need to have a separate clock within.

【０００３】[0003]

【従来の技術】図２１に従来の一実施例の概略構成図を
示す。本発明のファイル制御装置１０１はホストコンピ
ュータ１０２とファイル装置１０３との間に設けられ、
ホストコンピュータ１０２とファイル装置１０３との間
のデータのやり取りをスムーズに行なう。2. Description of the Related Art FIG. 21 is a schematic block diagram of a conventional embodiment. The file control device 101 of the present invention is provided between the host computer 102 and the file device 103,
Data is smoothly exchanged between the host computer 102 and the file device 103.

【０００４】ファイル制御装置１０１はホストコンピュ
ータ１０２との接続を行なうチャネルアダプタ（ＣＡ）
１０４，ファイル装置１０３との接続を行なうデバイス
アダプタ（ＤＡ）１０５，ホストコンピュータ１０２と
ファイル装置１０３との間でやりとりされるデータを一
時保持するシェアードストレージ（ＳＳ）１０６，電源
投入切断時の制御やエラー処理等を行なうサービスアダ
プタ（ＳＡ）１０７，バスの競合制御を行なうバスハン
ドラ（ＢＨ）１０８，装置内資源の管理を行なう資源管
理部（ＲＭ：Ｒｅｓｏｕｒｃｅ Ｍａｎｅｇｅｒ／Ｔ
Ｓ：ＴａｂｌｅＳｔｏｒａｇｅ）１０９より構成され、
ＣＡ１０４，ＤＡ１０５，ＳＳ１０６，ＳＡ１０７，Ｂ
Ｈ１０８，ＲＭ／ＴＳ１０９は互いにバス１１０により
接続されている。The file controller 101 is a channel adapter (CA) for connecting to the host computer 102.
104, a device adapter (DA) 105 for connecting to the file device 103, a shared storage (SS) 106 for temporarily holding data exchanged between the host computer 102 and the file device 103, control at power-on / off, A service adapter (SA) 107 that performs error processing, a bus handler (BH) 108 that performs bus contention control, and a resource management unit (RM: Resource Manager / T) that manages internal resources.
S: Table Storage) 109,
CA104, DA105, SS106, SA107, B
The H 108 and the RM / TS 109 are connected to each other by a bus 110.

【０００５】従来のファイル制御装置１０１では内部の
各モジュールＣＡ１０４，ＤＡ１０５，ＳＳ１０６，Ｓ
Ａ１０７，ＢＨ１０８，ＲＭ／ＴＳ１０９はすべて単一
のクロックで同期して動作していた。In the conventional file control apparatus 101, the internal modules CA104, DA105, SS106, S
All of A107, BH108, and RM / TS109 operated in synchronization with a single clock.

【０００６】[0006]

【発明が解決しようとする課題】しかるに、従来のファ
イル制御装置では各モジュール間のクロックが共通化
（同期化）されていたため、クロックをメモリのアクセ
スの処理速度に従わせる必要があり、クロックの高速化
によるデータ転送の高速化が困難である等の問題点があ
った。However, in the conventional file control device, since the clocks between the modules are made common (synchronized), it is necessary to make the clocks conform to the processing speed of memory access. There are problems such as difficulty in speeding up data transfer due to speeding up.

【０００７】しかし、そのままでクロックを各モジュー
ルで非同期とするとデータ転送とメモリアクセスとで矛
盾が発生してしまう等の問題点があった。本発明は上記
の点に鑑みてなされたもので、各モジュール間のクロッ
クを非同期化しつつも、データを矛盾なく出力できるメ
モリアクセス装置及びファイル制御装置を提供すること
を目的とする。However, if the clocks are asynchronous in each module as it is, there is a problem that a contradiction occurs between data transfer and memory access. The present invention has been made in view of the above points, and an object of the present invention is to provide a memory access device and a file control device that can output data without contradiction while making clocks between modules asynchronous.

【０００８】[0008]

【課題を解決するための手段】図１に本発明の原理図を
示す。同図中、メモリ１はデータを記憶する。メモリア
クセス手段２はメモリ１にアクセスする。メモリコント
ロール手段３はメモリ１とメモリアクセス手段２との間
に設けられ、メモリアクセス手段２からのコマンドに応
じてメモリ１からデータを読み出し、メモリアクセス手
段２に送出する。FIG. 1 shows the principle of the present invention. In the figure, the memory 1 stores data. The memory access means 2 accesses the memory 1. The memory control unit 3 is provided between the memory 1 and the memory access unit 2, reads data from the memory 1 in response to a command from the memory access unit 2, and sends the data to the memory access unit 2.

【０００９】内部クロック６，７は夫々独自にクロック
を発生し、前記メモリアクセス手段２及び前記メモリコ
ントロール手段３を前記メモリと独立に動作可能な構成
としている。また、タイマ４はメモリアクセス手段２か
らコマンドが発行してからの時間を計測する。判定手段
５はタイマ４の計測時間を検知し、タイマ４の計測時間
が規定時間内にメモリアクセス手段がデータを受信した
ときにはメモリ１へのアクセスが正常であると判定し、
タイマ４の計測時間が規定時間を超えたときにはメモリ
１へのアクセスがエラーであると判定し、判定結果を保
持する。The internal clocks 6 and 7 individually generate their own clocks so that the memory access means 2 and the memory control means 3 can operate independently of the memory. Further, the timer 4 measures the time after the command is issued from the memory access means 2. The determination unit 5 detects the measurement time of the timer 4, and determines that the access to the memory 1 is normal when the memory access unit receives the data within the specified time of the timer 4 measurement time,
When the measured time of the timer 4 exceeds the specified time, it is determined that the access to the memory 1 is an error, and the determination result is held.

【００１０】請求項２は前記メモリアクセス手段は前記
コマンドが発行してからの時間を計測する第１のタイマ
と、前記第１のタイマの計測時間を検知し、前記第１の
タイマの計測時間が規定時間内に前記メモリアクセス手
段がデータを受信したときには前記メモリへのアクセス
が正常であると判定し、前記第１のタイマの計測時間が
該規定時間を超えたときには前記メモリへのアクセスは
エラーであると判定し、判定結果を保持する第１の判定
手段とを有することを特徴とする請求項１記載のメモリ
アクセス装置。According to a second aspect of the present invention, the memory access means detects a first timer for measuring a time after the command is issued, and a measuring time of the first timer, and a measuring time of the first timer is detected. Is determined to be normal when the memory access means receives data within a specified time, and the memory is accessed when the measured time of the first timer exceeds the specified time. The memory access device according to claim 1, further comprising a first determination unit that determines that an error has occurred and holds the determination result.

【００１１】請求項３はメモリアクセス手段にデータを
受信してからの時間を計測する第２のタイマと、前記第
２のタイマの計測時間を検知し、前記第２のタイマの計
測時間が規定時間内に前記データの受信を終了したとき
は前記データの受信は正常であると判定し、前記第２の
タイマの計測時間が規定時間を超えたときには前記デー
タはエラーであると判定する第２の判定手段とを有する
ことを特徴とする。According to a third aspect of the present invention, the second timer for measuring the time after the data is received by the memory access means and the time measured by the second timer are detected, and the time measured by the second timer is defined. When the reception of the data is completed within the time, it is determined that the reception of the data is normal, and when the measurement time of the second timer exceeds a specified time, the data is determined to be an error. And a determination means of.

【００１２】請求項４は前記メモリアクセス手段に前記
受信データを格納する受信バッファと、前記受信バッフ
ァの最終受信データの位置を示すポインタを受信データ
に応じてインクリメントするインクリメンタと、前記イ
ンクリメンタによりインクリメントされる前記ポインタ
の位置に応じて前記受信データが受信できたか否かを判
定する第３の判定手段とを有することを特徴とする。According to a fourth aspect of the present invention, there is provided a receiving buffer for storing the received data in the memory access means, an incrementer for incrementing a pointer indicating a position of the last received data in the receive buffer according to the received data, and the incrementer. And a third determining means for determining whether or not the received data can be received according to the incremented position of the pointer.

【００１３】請求項５は、前記メモリコントロール手段
に前記メモリの制御の可否を検知する検知手段と、前記
検知手段により前記メモリの制御が不可能であると検知
されたときに前記メモリアクセス手段にアクセス不可能
である旨の情報を出力するエラー出力手段とを有するこ
とを特徴とする。According to a fifth aspect of the present invention, there is provided a detection means for detecting whether or not the memory control means can control the memory, and the memory access means when the detection means detects that the memory cannot be controlled. And an error output means for outputting information indicating that access is impossible.

【００１４】請求項６は、前記エラー出力手段が前記メ
モリアクセス手段からの前記メモリへのアクセスコマン
ドに応じてエラーを出力することを特徴とする。請求項
７は、前記メモリアクセス手段が上位装置及び該上位装
置の処理データをファイルするファイル装置と接続さ
れ、前記上位装置と前記ファイル装置との間のデータの
やりとりを前記メモリアクセス手段及び前記メモリコン
トロール手段及び前記メモリを介して行うことを特徴と
する。A sixth aspect of the present invention is characterized in that the error output means outputs an error in response to an access command to the memory from the memory access means. According to claim 7, the memory access means is connected to a host device and a file device for processing data of the host device, and data is exchanged between the host device and the file device. It is characterized in that it is performed via the control means and the memory.

【００１５】[0015]

【作用】本発明の請求項１によれば、メモリアクセス手
段と、メモリコントロール手段とをメモリとは別途設け
られた夫々独自のクロックで動作させることができるた
め、一方の手段が故障した場合でも、他の手段を独自の
クロックで動作させることができ、したがって、システ
ム全体を停止させてしまうことがなく、メモリに複数系
統のアクセス手段が接続されている場合に、他の系統か
らメモリにアクセス可能となる。According to the first aspect of the present invention, since the memory access means and the memory control means can be operated by their own clocks provided separately from the memory, even if one means fails. , Other means can be operated with its own clock, therefore without stopping the whole system, when the access means of multiple systems is connected to the memory, the memory is accessed from other systems It will be possible.

【００１６】本発明の請求項２では、メモリアクセス手
段がメモリからデータを読み出すときにはメモリアクセ
ス手段がメモリからデータを読み出し、メモリアクセス
手段に送出するメモリコントロール手段に対してコマン
ドを発行する。メモリアクセス手段からメモリコントロ
ール手段にコマンドが発行されると、タイマが起動され
る。タイマの計測時間は判定手段によりモニタされてお
り、計測時間が規定時間内のときにメモリアクセス手段
にデータが供給されれば、判定手段によりメモリへのア
クセスが正常であると判定され、タイマの計測時間が規
定時間を超えればエラーであると判定される。このよう
な判定が可能なのはメモリへのアクセスが行なわれたと
きには所定のクロックにより動作するため、コマンドが
発行してからデータが供給されるまでの時間は正常であ
れば規定時間内に治まるためである。このことはメモリ
アクセス手段とメモリコントロール手段とが非同期で動
作していても同様で、この場合、正常に動作すれば所定
の幅をもった時間内にデータが供給されることになる。According to the second aspect of the present invention, when the memory access means reads data from the memory, the memory access means reads the data from the memory and issues a command to the memory control means for sending to the memory access means. When a command is issued from the memory access means to the memory control means, the timer is started. The measuring time of the timer is monitored by the judging means. If the data is supplied to the memory access means when the measuring time is within the specified time, the judging means judges that the memory access is normal, and the timer If the measurement time exceeds the specified time, it is determined to be an error. Such a determination is possible because the memory operates with a predetermined clock when the memory is accessed, and if the time from the issuance of a command to the supply of data is normal, it falls within the specified time. is there. This is the same even when the memory access means and the memory control means operate asynchronously, and in this case, if they operate normally, data will be supplied within a time having a predetermined width.

【００１７】以上のようにコマンド発行からデータが供
給されるまでの時間を計測することでメモリへのアクセ
スが正常か、エラーかを容易に判断でき、この方法では
メモリアクセス手段とメモリコントロール手段とが非同
期でもエラーと確実に検出できる。したがって、本発明
の請求項１によればエラー発生時の対応を迅速かつ、確
実に行なえる。As described above, it is possible to easily determine whether the memory access is normal or error by measuring the time from the command issuance to the data supply. In this method, the memory access means and the memory control means are connected. Even if is asynchronous, it can be reliably detected as an error. Therefore, according to the first aspect of the present invention, it is possible to quickly and surely deal with an error.

【００１８】請求項３によれば、データ受信してからの
時間を計測する第２のタイマの計測時間を検知し、第２
のタイマの計測時間が規定時間内であれば正常判定で
き、規定時間を外れたときにはデータの受信が終了する
前又は過大にデータが供給されることになるため、デー
タ受信に異常があると判定でき、受信データのエラーを
容易に検知できる。According to the third aspect of the present invention, the second timer for measuring the time after receiving the data is detected and the second time is detected.
If the time measured by the timer is within the specified time, it can be judged as normal, and if it exceeds the specified time, data will be supplied before the data reception ends or excessively, so it is judged that the data reception is abnormal. It is possible to easily detect an error in the received data.

【００１９】請求項４によれば、データをバッファに保
持し、ポインタによりデータ量を検知することにより受
信データ量の異常を検知できるため、受信データエラー
を容易に検知でき、また、第２のタイマによる異常と併
用することにより、第２のタイマ又はポインタ等の装置
の異常も検知できる。According to the fourth aspect, since the abnormality of the received data amount can be detected by holding the data in the buffer and detecting the data amount with the pointer, the received data error can be easily detected, and the second method can be used. When used in combination with the abnormality caused by the timer, the abnormality of the device such as the second timer or the pointer can be detected.

【００２０】請求項５によれば、メモリコントロール手
段によるメモリの制御の可否を検知し、メモリ制御が否
である場合にはメモリアクセス手段にアクセス不可の情
報を出力することにより、メモリアクセスが不可である
ことを認識でき、不要なアクセスをなくすことができ
る。According to the fifth aspect of the present invention, whether or not the memory control means can control the memory is detected, and if the memory control is denied, the information indicating that the memory is inaccessible is output to the memory access means. That is, it is possible to eliminate unnecessary access.

【００２１】請求項６によれば、エラー出力手段がメモ
リアクセス手段からのアクセスコマンドに応じてメモリ
アクセス手段に対してエラーを出力することにより、ア
クセスに対して応答が行なえ、データの矛盾を回避でき
る。請求項７によれば、上位装置又はファイル装置から
のアクセスに対してエラーを容易に知らせることができ
るため、データの矛盾を回避でき、信頼性の高い装置を
提供でき、また、各モジュールを独自のクロックで動作
させることができるため、モジュールの故障時にもシス
テム全体を停止させることなく、交換が可能となる。According to the sixth aspect, the error output means outputs an error to the memory access means in response to the access command from the memory access means, so that the response can be made to the access and the data inconsistency can be avoided. it can. According to claim 7, since an error can be easily notified to the access from the host device or the file device, it is possible to avoid a data contradiction and provide a highly reliable device, and each module is unique. Since it can be operated with the clock, it becomes possible to replace the module without stopping the entire system even when the module fails.

【００２２】[0022]

【実施例】図２に本発明の一実施例の概略構成図を示
す。本発明のファイル制御装置１１はホストコンピュー
タ１２とファイル装置１３との間に設けられ、ホストコ
ンピュータ１２とファイル装置１３との間のデータのや
り取りをスムーズに行なう。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 2 shows a schematic configuration diagram of an embodiment of the present invention. The file control device 11 of the present invention is provided between the host computer 12 and the file device 13, and smoothly exchanges data between the host computer 12 and the file device 13.

【００２３】ファイル制御装置１１はホストコンピュー
タ１２との接続を行なうチャネルアダプタ（ＣＡ）１
４，ファイル装置１３との接続を行なうデバイスアダプ
タ（ＤＡ）１５，ホストコンピュータ１２とファイル装
置１３との間でやりとりされるデータを一時保持するシ
ェアードストレージ（ＳＳ）１６，電源投入切断時の制
御やエラー処理等を行なうサービスアダプタ（ＳＡ）１
７，バスの競合制御を行なうバスハンドラ（ＢＨ）１
８，装置内資源の管理を行なう資源管理部（ＲＭ：Ｒｅ
ｓｏｕｒｃｅ Ｍａｎｅｇｅｒ／ＴＳ：Ｔａｂｌｅ Ｓ
ｔｏｒａｇｅ）１９より構成され、ＣＡ１４，ＤＡ１
５，ＳＳ１６，ＳＡ１７，ＢＨ１８，ＲＭ／ＴＳ１９は
互いにバス２０により接続されている。The file controller 11 is a channel adapter (CA) 1 for connecting to the host computer 12.
4, a device adapter (DA) 15 for connecting to the file device 13, a shared storage (SS) 16 for temporarily holding data exchanged between the host computer 12 and the file device 13, control at power-on / off, Service adapter (SA) 1 for error handling
7. Bus handler (BH) 1 that performs bus contention control
8. Resource management unit (RM: Re) that manages internal resources
source Manager / TS: Table S
storage unit 19), CA14, DA1
5, SS16, SA17, BH18, RM / TS19 are connected to each other by a bus 20.

【００２４】図３に本発明の一実施例のシェアードスト
レージのブロック構成図を示す。シェアードストレージ
１６はデータを記憶するメインストレージ（ＭＳ）２
１，バス２０とデータの送受信を行なうＥＳＰ（Ｅｘｔ
ｅｎｄｅｄ ＳｔｏｒａｇｅＰｏｒｔ）２２，ＥＳＰ２
２からのコマンドに応じてＭＳ２１に対してデータの読
み書きを行なうＥＳＡ（Ｅｘｔｅｎｄｅｄ Ｓｔｏｒａ
ｇｅ Ａｄａｐｔｏｒ）２３，ＥＳＡ２３にＭＳアクセ
ス許可信号（グランド信号）を与えるグランド発生回路
２４，ＭＳ２１の動作クロックを発生するクロック発生
回路２５より構成され、ＥＳＰ２２，ＥＳＡ２３は夫々
内部に独自のクロックを有し、ＭＳ２１とは非同期で動
作可能な構成とされている。FIG. 3 shows a block diagram of a shared storage according to an embodiment of the present invention. The shared storage 16 is a main storage (MS) 2 that stores data.
1, ESP (Ext) for transmitting / receiving data to / from the bus 20
Ended Storage Port) 22, ESP2
ESA (Extended Storage) for reading / writing data from / to the MS 21 in response to a command from
GE Adapter 23, a ground generation circuit 24 for giving an MS access permission signal (ground signal) to the ESA 23, and a clock generation circuit 25 for generating an operation clock of the MS 21. The ESP 22 and ESA 23 have their own internal clocks. , MS21 is configured to be operable asynchronously.

【００２５】ＭＳ２１は２系統のバンクＢＡＮＫ０，Ｂ
ＡＮＫ１で構成され、各ＢＡＮＫ０，ＢＡＮＫ１の夫々
に４系統のバスＢＵＳ００，ＢＵＳ０１，ＢＵＳ１０，
ＢＵＳ１１が接続され、４系統いずれのバスからも２系
統のバンクにアクセス可能な構成とされている。MS21 has two banks BANK0 and B
ANK1 and four buses BUS00, BUS01, BUS10, for each BANK0, BANK1.
The BUS 11 is connected, and the bank of two systems can be accessed from any of the buses of four systems.

【００２６】図４に本発明の一実施例のＥＳＰのブロッ
ク構成図を示す。ＥＳＰ２２はバス２０からの受信デー
タ又はバス２０への送信データを一時保持する送受信バ
ッファ２６，バス２０から送受信バッファ２６を介して
供給されるデータに応じてＥＳＡ２３に対してコマンド
を発行するコマンド発行回路２７，バス２０から送受信
バッファ２６を介して供給されたＭＳ２１に保持すべき
データをＥＳＡ２３に送信する送信回路２８，コマンド
発行回路２７により発行されたコマンドに応じてＥＳＡ
２３から返送されたデータを受信する受信回路２９，Ｅ
ＳＡ２３から供給されるステータス信号、許可信号、エ
ラー通知等のＥＳＡ２３での処理結果を解析する処理結
果解析回路３０，コマンド発行回路２７からのコマンド
の発行及び、ＥＳＡ２３からのデータの受信に応じてコ
マンドのエラーを検知し、コマンド発行回路２７，送信
回路２８，受信回路２９，送受信バッファ２６等の制御
する制御回路３１，ＥＳＰ２２の内部回路である送受信
バッファ２６，コマンド発行回路２７，送信回路２８，
受信回路２９，処理結果解析回路３０，制御回路３１を
動作させるクロックを発生させる内部クロック発生回路
３２より構成され、コマンド発行からデータ受信までの
時間に応じて容易にコマンドのエラーを検知できる構成
とされている。FIG. 4 shows a block diagram of an ESP according to an embodiment of the present invention. The ESP 22 is a transmission / reception buffer 26 that temporarily holds reception data from the bus 20 or transmission data to the bus 20, and a command issuing circuit that issues a command to the ESA 23 according to data supplied from the bus 20 via the transmission / reception buffer 26. 27, a transmission circuit 28 that transmits data to be held in the MS 21 supplied from the bus 20 via the transmission / reception buffer 26 to the ESA 23, an ESA in response to a command issued by the command issuing circuit 27.
The receiving circuit 29, E for receiving the data returned from
The processing result analysis circuit 30 for analyzing the processing result in the ESA 23 such as the status signal, the permission signal, and the error notification supplied from the SA 23, the command issuance from the command issuing circuit 27, and the command in response to the data reception from the ESA 23. Of the command issuance circuit 27, the transmission circuit 28, the reception circuit 29, the transmission / reception buffer 26, and the like, and the control circuit 31 for controlling the transmission / reception buffer 26, the transmission / reception buffer 26 which is an internal circuit of the ESP 22, the command issuance circuit 27, the transmission circuit 28,
It is composed of a reception circuit 29, a processing result analysis circuit 30, and an internal clock generation circuit 32 that generates a clock for operating the control circuit 31, and can easily detect a command error according to the time from the command issuance to the data reception. Has been done.

【００２７】制御回路３１はリードコマンドが発行され
たときに起動し、リードデータ転送開始時にリセットさ
れるリードデータタイマ３１ａ，リードデータタイマ３
１ａのリセット時に起動され、所定の時間を計測するリ
ードステータスタイマ３１ｂ，コマンドの発行状態を管
理するＯＰステータスタイマ３１ｃ，受信データ数をカ
ウントするカウンタ３１ｄ，データ送信信号をクロック
としてバッファのインポインタをインクリメントするイ
ンクリメンタ３１ｅ，リードデータタイマ３１ａの有効
／無効、リードステータスタイマ３１ｂの有効／無効、
カウンタ３１ｄのカウント値、インポインタの位置によ
りエラーチェックを行なうチェック回路３１ｆより構成
され、後述するようにリードデータタイマ３１ａ，リー
ドステータスタイマ３１ｂ，ＯＰステータスタイマ３１
ｃの計測時間及びカウンタ３１ｄ，インクリメンタ３１
ｅのカウント値に応じてエラー検知を行なう。The control circuit 31 is activated when a read command is issued and reset at the start of read data transfer. The read data timer 31a and the read data timer 3
A read status timer 31b that is activated at the time of resetting 1a and measures a predetermined time, an OP status timer 31c that manages a command issuing state, a counter 31d that counts the number of received data, and an in-pointer of a buffer using a data transmission signal as a clock. Incrementer 31e for incrementing, valid / invalid of read data timer 31a, valid / invalid of read status timer 31b,
The check circuit 31f performs an error check according to the count value of the counter 31d and the position of the in-pointer, and as will be described later, a read data timer 31a, a read status timer 31b, and an OP status timer 31.
c measurement time and counter 31d, incrementer 31
Error detection is performed according to the count value of e.

【００２８】リードデータタイマ３１ａは内部クロック
発生回路３２のクロックで動作し、リードデータが供給
され得るある一定時刻経過後からＥＳＡ２３との非同期
によるマージンを考慮した所定の時間有効になる。リー
ドステータスタイマ３１ｂは内部クロック発生回路３２
のクロックで動作し、リードコマンドの実行が終了する
であろう所定の時間から有効となり、ＥＳＡ２３との非
同期によるマージンを考慮した所定の時刻経過後からＥ
ＳＡ２３との非同期によるマージンを考慮した所定の時
間有効となる。The read data timer 31a is operated by the clock of the internal clock generation circuit 32, and is valid for a predetermined time in consideration of a margin due to asynchronization with the ESA 23 after a certain time when the read data can be supplied. The read status timer 31b includes an internal clock generation circuit 32.
It becomes valid from a predetermined time when the read command execution will be completed, and the E command is applied after a predetermined time in consideration of a margin due to asynchronousness with the ESA 23.
It is valid for a predetermined time in consideration of a margin due to asynchronousness with SA23.

【００２９】図５に本発明の一実施例のＥＳＡのブロッ
ク構成図を示す。ＥＳＡ２３はＥＳＰ２２との接続を行
なうＥＳＰインタフェース部３３，ＭＳ２１との接続を
行なうＭＳインタフェース部３４，ＥＳＰインタフェー
ス部３３を動作させるクロックを生成する内部クロック
生成回路３５，ＥＳＰインタフェース部３３と、ＭＳイ
ンタフェース部３４との動作を同期化させるＥＳＰ−Ｍ
Ｓ同期化回路３６より構成され、電源投入直後等でクロ
ックが同期化していない状態でクロックエラーを検知
し、ＭＳ２１へのアクセスを禁止する構成とされてい
る。FIG. 5 shows a block diagram of an ESA according to an embodiment of the present invention. The ESA 23 includes an ESP interface unit 33 that connects to the ESP 22, an MS interface unit 34 that connects to the MS 21, an internal clock generation circuit 35 that generates a clock for operating the ESP interface unit 33, an ESP interface unit 33, and an MS interface unit. ESP-M to synchronize operation with 34
The S synchronization circuit 36 is configured to detect access to the MS 21 by detecting a clock error in a state where the clock is not synchronized immediately after the power is turned on.

【００３０】ＥＳＡ２３にはＭＳ２１，ＥＳＰ２２の他
にグラント発生回路２４及びクロック発生回路２５が接
続されている。図６に本発明の一実施例のＥＳＰの動作
フローチャート、図７乃至図１０に本発明の一実施例の
ＥＳＰの動作タイミングチャートを示す。The ESA 23 is connected to a grant generation circuit 24 and a clock generation circuit 25 in addition to the MS 21 and ESP 22. FIG. 6 shows an operation flowchart of the ESP according to the embodiment of the present invention, and FIGS. 7 to 10 show operation timing charts of the ESP according to the embodiment of the present invention.

【００３１】ＥＳＰ２２ではＥＳＡ２３よりＭＳ２１か
らのデータの読み出しを許可するグラント信号を処理結
果解析回路３０が受信すると、制御回路３１はコマンド
発行回路２７にコマンド発行を指示する（ステップＳ１
_-1）。コマンド発行回路２７がＥＳＡ２３にコマンドを
発行すると、制御回路３１はコマンド発行回路２７がＥ
ＳＡ２３に発行したコマンドがＭＳ２１からデータを読
み出すリードコマンドか否かを判定する（ステップＳ１
_-2，Ｓ１_-3）。In the ESP 22, when the processing result analysis circuit 30 receives a grant signal from the ESA 23 which permits reading of data from the MS 21, the control circuit 31 instructs the command issuing circuit 27 to issue a command (step S1).
_-1 ). When the command issuing circuit 27 issues a command to the ESA 23, the control circuit 31 causes the command issuing circuit 27 to output E.
It is determined whether the command issued to SA23 is a read command for reading data from MS21 (step S1.
_-2 , S1 _-3 ).

【００３２】ステップＳ１_-3でコマンド発行回路２７か
らＥＳＡ２３に発行されたコマンドがリードコマンドの
ときにはリードデータタイマ３１ａを起動させると共に
ＯＰステータスタイマ３１ｃを起動させる（ステップＳ
１_-4，Ｓ１_-5）。また、ステップＳ１_-3でコマンド発行
回路２７からＥＳＡ２３に発行されたコマンドがリード
コマンド以外のコマンド、例えば、ライトコマンドのと
きにはリードデータタイマ３１ａは起動させず、ＯＰス
テータスタイマ３１ｃのみを起動させる（ステップＳ１
_-5）。[0032] when issued command is a read command from the command issuing circuit 27 in step S1 _-3 ESA23 starts the OP status timer 31c with activating the read data timer 31a (step S
1 _-4 , S1 _-5 ). Further, the issued command is other than a read command from the command issuing circuit 27 in step S1 _-3 to ESA23, for example, read data timer 31a when the write command is not activated, it activates only the OP status timer 31c (step S1
_-5 ).

【００３３】リードデータタイマ３１ａ，ＯＰステータ
スタイマ３１ｃが起動すると、制御回路３１はＥＳＡ２
３からのリードデータの転送開始を検知する（ステップ
Ｓ１ _-6）。ここで、リードデータの検知方法について説
明する。図７にリードデータの転送開始検知方法を説明
するための図を示す。図７（Ａ）はリードデータ転送時
に送信されるストローブ信号（Ｒｅａｄ Ｓｅｎｄ信
号）、図７（Ｂ）はリードデータを示す。Read data timer 31a, OP stator
When the timer 31c is activated, the control circuit 31 causes the ESA2
The start of transfer of read data from 3 is detected (step
S1 _-6). Here, we explain the method of detecting read data.
I will tell. Figure 7 explains the method of detecting the start of transfer of read data.
The figure for doing is shown. Fig. 7 (A) shows the read data transfer
Strobe signal (Read Send signal)
No.), and FIG. 7B shows the read data.

【００３４】ＥＳＡ２３によりＭＳ２１からリードコマ
ンドに応じたリードデータが読み出され、ＥＳＰ２２に
転送されるとき、ＥＳＡ２３はリードデータと共にリー
ドデータの読み取りタイミングを示すストローブ信号を
出力する。このとき、ＥＳＡ２３はストローブ信号の最
初の立ち上がり時にはデータの全ビットを論理“０”の
状態とし、次の立ち上がりから１６ワード６４Ｂｙｔｅ
のリードデータを出力する構成とされている。When the ESA 23 reads the read data corresponding to the read command from the MS 21 and transfers the read data to the ESP 22, the ESA 23 outputs the read data and a strobe signal indicating the read timing of the read data. At this time, the ESA 23 sets all the bits of the data to a logic "0" state at the first rising of the strobe signal, and 16 words 64 bytes from the next rising.
It is configured to output read data of.

【００３５】制御回路３１はストローブ信号が立ち上が
り、かつ、リードデータの全ビットが論理“０”である
と、リードデータ転送が開始されたと認識する。ステッ
プＳ１_-6でリードデータの転送開始が認識されると、制
御回路３１はリードデータタイマ３１ａをリセットする
（ステップＳ１_-7）。ステップＳ１_-7でリードデータタ
イマ３１ａがリセットされると次に制御回路３１より他
のリードコマンドのリードタイマ３１ｂが起動中でなけ
れば次のリードコマンド発行時に只にリードコマンドが
発行されていることを認識するためにリードデータチェ
ックフラグを内部に立てた後、リードステータスタイマ
３１ｂを起動し、他のリードタイマ３１ｂが起動中のと
きにはそのままリードステータスタイマ３１ｂを起動す
る（ステップＳ１_-9，Ｓ１_-10 ）。リードステータスタ
イマ３１ｂが所定の時間計測した後、リードステータス
を内部に格納する（ステップＳ１_-11 ，Ｓ１ _-12 ）。The control circuit 31 raises the strobe signal.
And all bits of the read data are logical "0".
Then, it is recognized that the read data transfer has started. Step
S1_-6When the start of transfer of read data is recognized by
The control circuit 31 resets the read data timer 31a.
(Step S1_-7). Step S1_-7Read data
When the imager 31a is reset, another
Read timer 31b of the read command of
Then, when the next read command is issued, the read command will be
Read data check to recognize that it has been issued.
After setting the check flag internally, read status timer
31b is started and another read timer 31b is being started.
Start the read status timer 31b as it is.
(Step S1_-9, S1_-Ten). Lead status
After the imager 31b measures for a predetermined time, read status
Is stored inside (step S1)_-11, S1 _-12).

【００３６】次に制御回路３１は他のリードデータタイ
マが起動されていないときにステップＳ１_-9で立てられ
るリードデータチェックフラグが立っているか否かを判
定し（ステップＳ１_-13 ）、他のリードデータタイマが
起動されておらずリードデータチェックフラグが立って
いれば、次に読み出し順序を設定するバッファポインタ
がセグメント単位になっているか否かを判断する（ステ
ップＳ１_-14 ）。Next, the control circuit 31 determines whether or not the read data check flag set in step _S1-9 is set when another read data timer is not activated (step _S1-13 ), and the other read data check flag is set. If the read data timer is not activated and the read data check flag is set, it is determined whether the buffer pointer for setting the next reading order is in segment units (step _S1-14 ).

【００３７】ステップＳ１_-14 で、バッファポインタが
セグメント単位になっていなければ受信データ数が正常
でないと判断できるため、バッファポインタを１セグメ
ント単位に補正すると共に受信データ数にエラーがある
ことを示す受信データ数エラーフラグを立てる（ステッ
プＳ１_-15 ）。In step _S1-14 , if the buffer pointer is not in segment units, it can be determined that the number of received data is not normal. Therefore, the buffer pointer is corrected in one segment unit and the received data number has an error. A reception data number error flag is set (step _S1-15 ).

【００３８】次に制御回路３１はリードデータ受信中フ
ラグが立っているか否かを判断し、リードデータ受信中
フラグが立っていれば、リードデータ受信中フラグの異
常を示すフラグを立て、リードデータ受信中フラグをリ
セットする（ステップＳ１_{-1 7} ）。Next, the control circuit 31 determines whether or not the read data receiving flag is set. If the read data receiving flag is set, a flag indicating an abnormality of the read data receiving flag is set to read the read data. reset reception flag (step S1 _{-1 7).}

【００３９】また、ステップＳ１_-6でリードデータ転送
開始が認識できないままリードデータタイマ３１ａがタ
イムアウトした場合、リードデータが規定時間に供給さ
れなかった旨を示すエラーフラグを立てる（ステップＳ
１_-18 ，Ｓ１_-19 ）。最後に制御装置３１はステップＳ
１_-5で起動されたＯＰステータスタイマ３１ｃを監視し
ておき、ＯＰステータスタイマ３１ｃがタイムアウトし
た後、ＯＰステータスを格納して処理を終了する（ステ
ップＳ１_-20 ，Ｓ１_-21 ）。If the read data timer 31a times out without recognizing the start of the read data transfer in step _S1-6 , an error flag indicating that the read data was not supplied within the specified time is set (step S1-6).
1 _-18 , S1 _-19 ). Finally, the control unit 31 performs step S
The OP status timer 31c activated at 1 _-5 is monitored, and after the OP status timer 31c times out, the OP status is stored and the processing is terminated (steps S1 _-20 , S1 _-21 ).

【００４０】図８にリードデータ受信中フラグの検知方
法を説明するための図を示す。図８中、（Ａ）はＥＳＡ
２３からデータ送信時に送信されるストローブ信号、
（Ｂ）は受信データ、（Ｃ）はリードデータ受信フラ
グ、（Ｄ）はカウンタ３１ｄのカウント値を示す。FIG. 8 is a diagram for explaining a method of detecting the read data receiving flag. In FIG. 8, (A) is ESA
Strobe signal transmitted from 23 when transmitting data,
(B) shows the received data, (C) shows the read data reception flag, and (D) shows the count value of the counter 31d.

【００４１】ＥＳＰ２２にはＥＳＡ２３からＥＳＡ２３
の内部クロックに同期した図８（Ａ），（Ｂ）に示され
るように１セグメント毎にストローブ信号及び受信デー
タが供給される。ＥＳＰ２２ではストローブ信号の立ち
上がりを内蔵されたカウンタ３１ｄによりカウントす
る。ストローブ信号は受信データ供給時に受信データの
１バイト毎に立ち上がる。したがって、ストローブ信号
の立ち上がりをカウントすることにより受信データ数を
検知することができる。１セグメント内に６４バイトの
データが受信されれば、カウント値が６４までカウント
アップされる。ESA23 to ESA23 for ESP22
As shown in FIGS. 8A and 8B, the strobe signal and the reception data are supplied for each segment in synchronism with the internal clock of FIG. In the ESP 22, the rising edge of the strobe signal is counted by the built-in counter 31d. The strobe signal rises every byte of the received data when the received data is supplied. Therefore, the number of received data can be detected by counting the rising edge of the strobe signal. When 64 bytes of data are received in one segment, the count value is counted up to 64.

【００４２】このため、チェック時にカウント値が６４
であれば、全データを受信でき、カウント値が６４以下
であれば、データ抜けがあると認識することができる。
図９，図１０は本発明の一実施例の動作説明図を示す。
図９（Ａ）はコマンドの発生タイミング、（Ｂ）〜
（Ｄ）はＯＰステータスタイマの計測タイミング、
（Ｅ），（Ｇ）はリードデータタイマの計測タイミン
グ、（Ｆ），（Ｈ）はリードステータスタイマの計測タ
イミング、（Ｉ）はチェックタイミング、（Ｊ）は受信
データ、（Ｋ）はＯＰステータス、（Ｌ）はリードステ
ータスを示す。Therefore, the count value is 64 when checking.
If so, all the data can be received, and if the count value is 64 or less, it can be recognized that there is data loss.
9 and 10 are operation explanatory diagrams of an embodiment of the present invention.
FIG. 9A shows the timing of command generation, and FIG.
(D) is the measurement timing of the OP status timer,
(E) and (G) are read data timer measurement timings, (F) and (H) are read status timer measurement timings, (I) is check timing, (J) is received data, and (K) is OP status. , (L) indicate the read status.

【００４３】規定時間内にリードデータ受信が開始され
たことを認識し、リードステータスも受信できたが、６
４Ｂｙｔｅ（１セグメント）のリードデータがメモリア
クセスモジュール１〜３内に存在するバッファに格納で
きたかを検出するために、次に実行される１セグメント
のリードデータ受信のリードデータ送出開始条件の時に
リードデータタイマ３１ａをリセットし、リードステー
タスタイマ３１ｂをスタートさせるのと同時に、メモリ
アクセスモジュール内にバッファのインポインタが１セ
グメントで停止状態にあるかどうかをバウンダリチェッ
クし、リードデータが１セグメントに満たない状態で停
止していた時に前のメモリリード処理のリードデータが
無効であることを示すフラグをセットし、後のリード処
理に影響のない様に１セグメントの途中で停止している
バッファのポインタを１セグメント単位に補正する。
ＥＳＰ２２とＥＳＡ２３の間のリードデータの受け渡し
はパイプライン処理されており、リードデータタイマ３
１ａが複数のリードコマンドに対応できるように複数用
意されている。図１０に示すようにリードのコマンドが
連続しない場合にはリードデータタイマ３１ａをリード
送出開始条件によってリセットする際に、図１０（Ｃ）
に示す他方のリードデータタイマ３１ａが起動中でない
事によって、リードのコマンドが連続しない事を認識
し、フラグをセットする。このとき、リードステータス
タイマ３１ｂのオーバーフロー時にリードコマンドが連
続していない事を示すフラグとのＡＮＤ条件により、そ
のタイミングで受信データ数のチェックを行ない、図１
０に示す様にリードデータの受信間隔Ｔ₂ とが開いた時
にも、あるいはリードアクセスの次にライトアクセスの
場合にも、既存のリードステータスタイマ３１ｂの計測
時間を受信データ数のチェックタイミング用として利用
して、受信データ数のチェックを次のデータのチェック
まで待機させないことにより受信データ数のエラーのチ
ェックを迅速に行なう。It was recognized that the read data reception was started within the specified time, and the read status was also received.
In order to detect whether the read data of 4 bytes (1 segment) could be stored in the buffer existing in the memory access modules 1 to 3, the read is performed at the read data transmission start condition of the next 1 segment read data reception. At the same time as resetting the data timer 31a and starting the read status timer 31b, a boundary check is performed to see if the buffer in-pointer is stopped in one segment in the memory access module, and the read data is less than one segment. Set the flag that indicates that the read data of the previous memory read process is invalid when stopped in the state, and set the pointer of the buffer stopped in the middle of one segment so that it does not affect the subsequent read process. Correct in 1-segment units.
The transfer of read data between the ESP 22 and the ESA 23 is pipelined, and the read data timer 3
A plurality of 1a are prepared so as to correspond to a plurality of read commands. When the read command is not continuous as shown in FIG. 10, when the read data timer 31a is reset according to the read transmission start condition, FIG.
It is recognized that the read command is not continuous because the other read data timer 31a shown in (1) is not activated, and the flag is set. At this time, the number of received data is checked at that timing according to the AND condition with the flag indicating that the read command is not continuous when the read status timer 31b overflows.
As shown in 0, even when the read data reception interval T ₂ is opened, or when the read access is followed by the write access, the measurement time of the existing read status timer 31b is used as the check timing for the number of received data. By utilizing this, the check of the number of received data is not made to wait until the check of the next data, whereby the error of the number of received data is checked quickly.

【００４４】リードデータ受信が開始された時に受信デ
ータ数をチェックするタイミングを図９に示す様にリー
ドデータが連続した時のみに行なう。以上のようにリー
ドデータ送出開始条件時には他方のリードデータステー
タスタイマが起動中であるかをチェックし、起動中であ
る時、すなわちリードデータが連続している時にのみ受
信データ数をチェックし、連続しない場合はチェックを
行なわないことにより無意味にリードデータ送出開始時
にチェック回路を動作させずに済む。The timing for checking the number of received data when the read data reception is started is performed only when the read data is continuous as shown in FIG. As described above, when the read data transmission start condition is met, it is checked whether the other read data status timer is running.The number of received data is checked only when the read data status timer is running, that is, when the read data is continuous. If not, the check circuit is meaninglessly operated at the start of read data transmission by not performing the check.

【００４５】リードデータ送出開始条件がとれないまま
リードデータタイマ３１ａのオーバーフローが起きた時
にチェック回路３１ｆによりＥＳＰ２２の送受信バッフ
ァ２６のインポインタをチェックする事で連続したリー
ドコマンドのオペレーションで前のリードオペレーショ
ンでは１セグメントに満たないで処理が終り、次のオペ
レーションではリードデータ受信の開始が認識されなか
った場合にも双方のリードオペレーションに対してそれ
ぞれエラーが検出できる。When the read data timer 31a overflows without satisfying the read data transmission start condition, the check circuit 31f checks the in-pointer of the transmission / reception buffer 26 of the ESP 22 so that the previous read operation is performed by the continuous read command operation. However, even if the processing ends with less than one segment and the start of read data reception is not recognized in the next operation, an error can be detected for both read operations.

【００４６】ＥＳＡ２３から送信されるリードデータが
ＥＳＰ２２に１セグメント（６４Ｂｙｔｅ）単位に受信
されたかどうかを図９，１０（Ｉ）に示す各チェックタ
イミングで、ＥＳＰ２２内のバッファ２６のインポイン
タの値でチェックしていたが、図８に示すようにＤａｔ
ａ Ｓｅｎｄ信号（ストローブ信号）をクロックとして
インクリメントするカウンタ３１ｄのカウント値から作
られるリードデータ受信中フラグのオン、オフによって
チェックする。Whether or not the read data transmitted from the ESA 23 has been received by the ESP 22 in units of one segment (64 bytes) is shown by the in-pointer value of the buffer 26 in the ESP 22 at each check timing shown in FIGS. I checked it, but as shown in Figure 8, Dat
a Read data receiving flag generated from the count value of the counter 31d that increments using the Send signal (strobe signal) as a clock is checked by turning on or off.

【００４７】図９において、時刻ｔ₁ でリードコマンド
が発生すると、リードデータタイマ３１ａがスタート
し、図９（Ｅ）に示されるように内部クロック発生回路
３２で発生されたクロックで動作し、スタートしてから
一定時間経過後の時刻ｔ₂ で有効となり、非同期による
マージンをとった所定の時間ｔ₁ を経過した時刻ｔ₃ ま
で有効になる。リードデータタイマ３１ａは時刻ｔ₄ で
データバス上が全て論理“０”でかつ非同期のＲｅａｄ
Ｓｅｎｄ信号（ストローブ信号）の立ち上がりによっ
て検出されるリードデータ送出開始条件によってリセッ
トされ、リードデータタイマ３１ａのリセットにより規
定時間内にリードデータ受信が開始されたことを認識で
きる。図９（Ｆ）に示すようにリードデータタイマ３１
ａのリセットと同時にリードデータに付帯するリードス
テータスを監視するリードステータスタイマ３１ｂがス
タートする。リードデータの受信を認識できない場合に
は、リードステータスタイマ３１ｂはスタートされずに
エラーフラグが立つ。In FIG. 9, when a read command is generated at time t ₁ , the read data timer 31a is started, and is operated by the clock generated by the internal clock generating circuit 32 as shown in FIG. After that, it becomes valid at time t ₂ after a lapse of a certain time, and becomes valid until time t ₃ when a predetermined time t ₁ with a margin due to asynchronousness has elapsed. At time t ₄ , the read data timer 31 a reads all data on the data bus to be logical “0” and asynchronous.
It can be recognized that the read data is started within a specified time by being reset by the read data transmission start condition detected by the rise of the Send signal (strobe signal) and resetting the read data timer 31a. As shown in FIG. 9F, the read data timer 31
Simultaneously with the reset of a, the read status timer 31b for monitoring the read status incidental to the read data is started. When the reception of the read data cannot be recognized, the read status timer 31b is not started and an error flag is set.

【００４８】ＥＳＰ２２内のバッファ２６のインポイン
タの値で受信データ数をチェックすると共にＤａｔａ
Ｓｅｎｄ信号（ストローブ信号）をクロックとしてイン
クリメントするカウンタ３１ｄで作られるフラグによっ
てチェックする２重にチェックを行なうことにより受信
データ数の不足かバッファインポインタの故障かの判定
を行なうことが出来る。The number of received data is checked with the value of the in-pointer of the buffer 26 in the ESP 22 and Data
It is possible to determine whether the number of received data is insufficient or the buffer-in pointer is defective by double checking with a flag created by a counter 31d that increments the Send signal (strobe signal) as a clock.

【００４９】図１１は本発明の一実施例のＥＳＡの動作
フローチャートを示す。まず、ＥＳＡ２３では電源が投
入されると、内部クロック生成回路からのクロックをカ
ウントするカウンタを起動する（ステップＳ２_-1，Ｓ２
_-2）。ＥＳＡ２３はカウンタの値を監視し、所定の値
“Ｄ”となると、ＥＳＡ２３の内部でグランド値を発生
するＥＳＡ２３に内部グラントモードをセットする（ス
テップＳ２_-4）。FIG. 11 shows an operation flowchart of the ESA according to the embodiment of the present invention. First, in the ESA 23, when the power is turned on, a counter that counts clocks from the internal clock generation circuit is activated (steps S2 _-1 , S2).
_-2 ). ESA23 monitors the value of the counter, when a predetermined value "D", sets an internal grant mode ESA23 for generating a ground value within the ESA23 (step S2 _-4).

【００５０】ＥＳＡ２３は以後、カウンタの値を監視
し、カウント値が０，１のときにはＥＳＰ２２に対して
グラント信号を出力し、ＥＳＰ２２からＥＳＡ２３への
コマンドの入力を許可する（ステップＳ２_-5，Ｓ２_-6，
Ｓ２_-7）。カウント値がＤのときには第１のグラントモ
ード切替フラグがオンか否かを検知し、第１のグラント
モード切替フラグがオンであれば、第１のグラントモー
ド切替フラグをリセットし、第２のグラントモード切替
フラグをセットする（ステップＳ２_-5，Ｓ２_-8，Ｓ
２_-9）。The ESA23 is thereafter monitors the value of the counter, the count value is output grant signal to ESP22 when the 0,1, to allow input commands from ESP22 to ESA23 (step S2 _-5, S2 _-6 ,
S2 _-7 ). When the count value is D, it is detected whether or not the first grant mode switching flag is on. If the first grant mode switching flag is on, the first grant mode switching flag is reset and the second grant mode switching flag is reset. Set the mode switching flag (steps S2 _-5 , S2 _-8 , S
_2-9 ).

【００５１】ＥＳＡ２３はグラント発生回路２４の出力
グラント信号の有無を検知する（ステップＳ２_-8）。ス
テップＳ２_-8でグラント発生回路２４からグラント信号
が供給されていればグラント信号が出力されていれば第
２のグラントモード切替フラグがオンか、オフかを検知
する（ステップＳ２_-9）。ステップＳ２_-9で第２のグラ
ントモード切替フラグがオンであれば、第２のグラント
モード切替フラグをリセットし、ＥＳＡ２３内部グラン
トモードからＭＳグラントモードへの切替えを行なう
（ステップＳ２_-10 ）。The ESA23 detects the presence or absence of the output grant signal grant generation circuit 24 (step S2 _-8). If the grant signal is supplied from the grant generation circuit 24 in step _S2-8 , if the grant signal is output, it is detected whether the second grant mode switching flag is on or off (step _S2-9 ). If second grant mode switching flag is ON at step S2 _-9, it resets the second grant mode switching flags, to switch from ESA23 internal grant mode for the MS grant mode (step S2 _-10).

【００５２】また、ステップＳ２_-9で第２のグラントモ
ード切替フラグがオフのときにはタイムスロットカウン
タを起動して第１のグラントモード切替フラグをセット
し、ステップＳ２_-5〜Ｓ２_-9を繰り返す（ステップＳ２
_-11 ，Ｓ２_-12 ）。図１２に本発明の一実施例のＥＳＡ
の動作フローチャートを示す。ＥＳＡ２３ではステップ
Ｓ２_-7でＥＳＰ２２にコマンドの送信を許可するグラン
ト信号が出力される（ステップＳ３_-1）。[0052] The second grant mode switching flag at step S2 _-9 is set to the first grant mode switching flag to start the time slot counter in the off repeats steps S2 _-5 ~S2 _-9 ( Step S2
_-11 , S2 _-12 ). FIG. 12 shows an ESA of one embodiment of the present invention.
The operation | movement flowchart of is shown. ESA23 In Step S2 _-7 Grant signal permitting transmission of the command to the ESP22 output (step S3 _-1).

【００５３】ＥＳＰ２２はＥＳＡ２３からのグラント信
号に応じてバス２０から受けたコマンドをＥＳＡ２３に
対して送信する。ＥＳＡ２３はＥＳＰ２２からコマンド
を受信すると、コマンドを解析してコマンドを特定する
（ステップＳ３_-2，Ｓ３_-3）。The ESP 22 transmits the command received from the bus 20 to the ESA 23 in response to the grant signal from the ESA 23. When the ESA 23 receives the command from the ESP 22, the ESA 23 analyzes the command and identifies the command (steps S3 _-2 , S3 _-3 ).

【００５４】ステップＳ３_-3でのコマンドの解析結果、
ＭＳ２１へのデータの書き込みまたはＭＳ２１からのデ
ータの読み出しを指示するメモリアクセスコマンドの場
合にはＭＳ２１へのアクセスの可否を示すステータスを
作成し、ＥＳＡ２３内部のレジスタにロードする（ステ
ップＳ３_-5，Ｓ３_-6）。[0054] analysis result of the command in step S3 _-3,
In the case of a memory access command instructing reading of data from writing or MS21 data to MS21 creates a status indicating whether or not access to MS21, loaded into internal register ESA23 (step S3 _-5, S3 _-6 ).

【００５５】次にＥＳＡ２３は内部のカウンタを起動す
る（ステップＳ３_-7）。第１のカウンタは内部クロック
生成部で生成される独自のクロックをカウントし、第１
のカウンタのカウント値が規定値で第２のカウンタを起
動する（ステップＳ３_-8，Ｓ３_-9）。[0055] Next ESA23 activates the internal counter (step S3 _-7). The first counter counts a unique clock generated by the internal clock generator,
The second counter is activated when the count value of the counter is a specified value (steps _S3-8 , _S3-9 ).

【００５６】第２のカウンタが起動し、有効の間第１の
レジスタにロードされたステータスを第２のレジスタに
ロードし、第２のレジスタにロードされたステータスを
ＥＳＰ２２に転送する（ステップＳ３_-10 ，Ｓ
３_-11 ）。図１３に本発明の一実施例のクロックエラー
受信時の動作フローチャートを示す。クロック発生回路
２５はクロックが出力されない等の異常が発生するとこ
れを検知し、クロックエラー信号をＥＳＡ２３に転送す
る。[0056] The second counter is started, loads the loaded into the first register during the useful status to the second register, and transfers the status loaded into the second register ESP22 (step S3 _{- 10} , S
_3-11 ). FIG. 13 shows an operation flowchart when receiving a clock error according to an embodiment of the present invention. The clock generation circuit 25 detects the occurrence of an abnormality such as no clock output and transfers the clock error signal to the ESA 23.

【００５７】ＥＳＡ２３はクロック発生回路２５からク
ロックエラーを受信すると図１３に示されるような処理
を実行する。ＥＳＡ２３はクロックエラー信号を受信す
ると、ＭＳ２１へのアクセスを許可するＭＳグラントモ
ードをリセットし、ＭＳ２１へのアクセスが許可されな
いようにする（ステップＳ４_-1，Ｓ４_-2）。When the ESA 23 receives the clock error from the clock generation circuit 25, the ESA 23 executes the processing shown in FIG. ESA23 When receiving the clock error signal, resets the MS grant mode to allow access to MS21, so that access to the MS21 is not permitted (step S4 _-1, S4 _-2).

【００５８】次にＥＳＡ２３はグラント発生回路２４か
ら供給されるグラント信号をカウントし、グラント信号
が規定値ＤのときＥＳＡ２３の内部グラントモードをセ
ットし、ＥＳＰ２２との送信を可能な状態とする（ステ
ップＳ４_-3，Ｓ４_-4）。図１４に本発明の一実施例のグ
ラント周期チェック方法の動作説明図を示す。ＥＳＡ２
３はグラント信号を受信するとカウンタを起動させ、カ
ウンタのカウント値を監視し、グラント信号が出力され
るべき期間に出力される周期チェック信号の出力中にグ
ラント信号の受信がない、若しくは周期チェック信号未
出力時にグラント信号を受信すると、グラントエラー信
号を出力する（ステップＳ５_-1〜Ｓ５_-4）。Next, the ESA 23 counts the grant signal supplied from the grant generating circuit 24, and when the grant signal has a specified value D, sets the internal grant mode of the ESA 23 to enable transmission with the ESP 22 (step S4 _-3, S4 _-4). FIG. 14 shows an operation explanatory diagram of the grant cycle check method according to the embodiment of the present invention. ESA2
3 receives the grant signal, activates the counter, monitors the count value of the counter, and does not receive the grant signal during the period check signal output during the period when the grant signal should be output, or the period check signal upon receiving the grant signal when not output, and outputs a grant error signal (step S5 _-1 ~S5 _-4).

【００５９】図１５に本発明の一実施例のＥＳＡのグラ
ントエラー受信時の動作フローチャートを示す。複数の
ＥＳＡ２３に供給するグラント信号が同期してしまう
と、ＭＳ２１のアクセスやバス使用権が競合してしま
う。このため、グラント発生回路２４からのグラント信
号は図１４に示すような方法により異常が検知され、グ
ラントエラー信号が生成される。グラント発生回路２４
にはグラント信号を監視する機能が設けられていてこの
監視機能がグラント信号の異常を検知すると異常がある
グラント信号が供給されているＥＳＡ２３に対してグラ
ントエラー信号を出力する。FIG. 15 is a flowchart showing the operation of the ESA according to the embodiment of the present invention when a grant error is received. If the grant signals supplied to the plurality of ESAs 23 are synchronized, the access of the MS 21 and the right to use the bus will conflict. Therefore, an abnormality is detected in the grant signal from the grant generation circuit 24 by the method as shown in FIG. 14, and a grant error signal is generated. Grant generation circuit 24
Has a function of monitoring the grant signal, and when this monitoring function detects an abnormality in the grant signal, it outputs a grant error signal to the ESA 23 to which the abnormal grant signal is supplied.

【００６０】ＥＳＡ２３ではグラント信号発生回路２４
からグラントエラー信号が供給されると、まずＭＳ２１
とのアクセスを許可するＭＳグラントモードをリセット
する（ステップＳ６_-2）。次にＥＳＡ２３はグラント信
号発生回路２４から供給されるグラント信号をカウント
し、規定値“Ｄ”となるとＥＳＰ２２との送受信のみを
行なうためのグラント信号を発生するＥＳＡ内部グラン
トモードをセットし、ＥＳＰ２２からのコマンドに対す
る応答のみが可能な状態とされる（ステップＳ６_-3，Ｓ
６_-4）。In the ESA 23, the grant signal generating circuit 24
When the grant error signal is supplied from MS21
Reset MS grant mode to allow access (step S6 _-2). Next, the ESA 23 counts the grant signals supplied from the grant signal generating circuit 24, and when the specified value becomes “D”, sets the ESA internal grant mode for generating the grant signal for performing only transmission / reception with the ESP 22. only the response to the command is a ready (step S6 _-3, S
6 _-4 ).

【００６１】図１６，図１７に本発明の一実施例のＥＳ
Ａのパワーオン時の動作波形図を示す。パワーオン直
後、メモリアクセス不可状態から可能の状態へ移行する
ということは、パワーオン直後から各ＥＳＡがメモリア
クセスを同時に行うことを防ぐための処理が完了した後
にＥＳＰ２２からのコマンドに応じてメモリアクセスを
可能とする。16 and 17 show an ES of an embodiment of the present invention.
FIG. 7 shows an operation waveform diagram of the power-on device A at power-on. Immediately after power-on, the transition from the memory-access-disabled state to the memory-accessible state means that the memory access is performed in response to a command from the ESP 22 after the processing for preventing each ESA from simultaneously performing memory access is completed immediately after power-on. Is possible.

【００６２】パワーオン直後に各ＥＳＡがメモリアクセ
スを同時に行うことを防ぐため、図１６に示すようにグ
ラント発生回路２４から位相を与えたＭＳアクセス許可
信号が各ＥＳＡへ送出される。ＭＳアクセス許可信号は
メモリリード許可信号（＊ＭＳ ＲＥＡＤ ＧＲＡＮ
Ｔ）とメモリライト許可信号（＊ＭＳ ＷＲＩＴＥ Ｇ
ＲＡＮＴ）の二つがあり、グラント発生回路２４からの
出力は同一タイミングであるが、一定周期に＊ＭＳ Ｒ
ＥＡＤ ＧＲＡＮＴのみが出力される。In order to prevent each ESA from simultaneously performing memory access immediately after power-on, an MS access permission signal to which a phase has been added is sent from each grant generation circuit 24 to each ESA as shown in FIG. The MS access permission signal is a memory read permission signal (* MS READ GRAN
T) and a memory write enable signal (* MS WRITE G
RANT), the output from the grant generation circuit 24 has the same timing, but * MS R
Only EAD GRANT is output.

【００６３】ＥＳＡ２３内部は、メモリアクセス可能の
状態へ移行する為にパワーオン直後からカウントされる
ＥＳＡ ＲＷＧＲ ＣＯＵＮＴＥＲ値を基に動作する。
まず、図１７に示すように時刻ｔ₂₁でＥＳＡ ＲＷＧＲ
ＣＯＵＮＴＥＲ値“Ｄ”でＯＮとなる＊ＥＳＡ ＲＷ
ＧＲ ＣＨＡＮＧＥ ＯＫ信号をセット条件とし、＊Ｅ
ＳＡ ＲＷＧＲ ＦＲＯＭ ＥＳＡ ＭＯＤＥをセット
する。このモードはＥＳＰへ送出されるＥＳＡアクセス
許可信号＊ＥＳＡ ＲＤＯＮＬＹ ＧＲＡＮＴ，＊ＥＳ
Ａ ＲＤＷＴ ＧＲＡＮＴをＥＳＡ内部で作成し送出す
ることを意味し、ＥＳＡ ＲＷＧＲ ＣＯＵＮＴＥＲ値
“０”“１”の間（時間Ｔ₂ ）送出される。The inside of the ESA 23 operates based on the ESA RWGR COUNTER value counted immediately after power-on in order to shift to the memory accessible state.
First, as shown in FIG. 17, at time t ₂₁ , ESA RWGR
Turns on when the COUNTER value is "D" * ESA RW
Set the GR CHANGE OK signal as the setting condition, and * E
Set the SA RWGR FROM ESA MODE. In this mode, ESA access permission signal * ESA RDONLY GRANT, * ES sent to ESP
This means that A RDWT GRANT is created and sent inside the ESA, and is sent during the ESA RWGR COUNTER value “0” “1” (time T ₂ ).

【００６４】＊ＥＳＡ ＲＷＧＲ ＦＲＯＭ ＥＳＡ
ＭＯＤＥがセットされた後、ＭＳアクセス許可信号であ
る＊ＭＳ ＲＥＡＤ ＧＲＡＮＴ，＊ＭＳ ＷＲＩＴＥ
ＧＲＡＮＴがＯＮ，ＯＦＦの状態である時、次サイク
ルに＊ＭＳ ＲＤＯＮＬＹＧＲＡＮＴが出力され、この
信号を＊ＥＳＡ ＣＬＯＣＫ（ＥＳＡ内部クロック）で
同期化したパルス（＊ＭＳ ＲＷＧＲ ＣＨＡＮＧＥ
ＯＫ）をセット条件に時刻ｔ₂₂で＊ＭＳ ＲＷＧＲ Ｃ
ＨＡＮＧＥ ＯＫ ＦＬＡＧがセットされる。またこの
時、各ＥＳＡ２３はＴＩＭＥ ＳＬＯＴ ＣＯＵＮＴＥ
Ｒを起動し、今後メモリアクセスを行う時はこのカウン
ター値を使用したシーケンスで動作することになる。* ESA RWGR FROM ESA
After MODE is set, MS access permission signal * MS READ GRANT, * MS WRITE
When GRANT is ON or OFF, * MS RDONLYGRANT is output in the next cycle, and a pulse (* MS RWGR CHANGE) that synchronizes this signal with * ESA CLOCK (ESA internal clock)
OK) as a set condition at time t ₂₂ * MS RWGR C
HANGE OK FLAG is set. Also, at this time, each ESA 23 has a TIME SLOT COUNTE
When R is activated and memory access is performed in the future, the sequence using this counter value will be used for operation.

【００６５】次に、＊ＥＳＡ ＲＷＧＲ ＣＨＡＮＧＥ
ＯＫがＯＮとなることをセット条件とし、＊ＥＳＡ
ＲＷＧＲ ＣＨＡＮＧＥ ＯＫ ＦＬＡＧがセットさ
れ、＊ＭＳ ＲＷＧＲ ＣＨＡＮＧＥ ＯＫはリセット
される。この状態は＊ＭＳ ＲＥＡＤ ＧＲＡＮＴ，＊
ＭＳ ＷＲＩＴＥ ＧＲＡＮＴがＯＮ，ＯＦＦの状態で
入力されるまで維持される。Next, * ESA RWGR CHANGE
* ESA is a set condition that OK is ON.
RWGR CHANGE OK FLAG is set and * MS RWGR CHANGE OK is reset. This state is * MS READ GRANT, *
It is maintained until MS WRITE GRANT is turned on and off.

【００６６】＊ＭＳ ＲＥＡＤ ＧＲＡＮＴ，＊ＭＳ
ＷＲＩＴＥ ＧＲＡＮＴがＯＮ，ＯＦＦで入力された場
合、＊ＭＳ ＲＷＧＲ ＣＨＡＮＧＥ ＯＫがＯＮを条
件に時刻ｔ₂₃で＊ＥＳＡ ＲＷＧＲ ＦＲＯＭ ＭＳ
ＭＯＤＥがセットされ、＊ＥＳＡ ＲＷＧＲ ＦＲＯＭ
ＥＳＡ ＭＯＤＥと＊ＥＳＡ ＲＷＧＲ ＣＨＡＮＧ
Ｅ ＯＫ ＦＬＡＧがＯＦＦとなり、メモリアクセス可
能状態となる。* MS READ GRANT, * MS
When WRITE GRANT is input with ON and OFF, * ESA RWGR FROM MS at time t ₂₃ under the condition that * MS RWGR CHANGE OK is ON.
MODE is set, * ESA RWGR FROM
ESA MODE and * ESA RWGR CHANG
EOK FLAG is turned off and the memory is accessible.

【００６７】また今後、＊ＥＳＡ ＲＤＯＮＬＹ ＧＲ
ＡＮＴ，＊ＥＳＡ ＲＤＷＴ ＧＲＡＮＴは＊ＭＳ Ｒ
ＥＡＤ ＧＲＡＮＴ，＊ＭＳ ＷＲＩＴＥ ＧＲＡＮＴ
を入力した後、次のサイクルに出力される。以上のよう
な制御を用いることにより、各ＥＳＡ２３は図１６に示
すように互いに異なるタイミングでコマンドが入力さ
れ、複数の系統ＢＡＮＫ０，ＢＡＮＫ１でメモリアクセ
スが重複せず、メモリアクセス動作が可能になり、それ
ぞれのメモリアクセスが重ならようになる。 図１８に
本発明の一実施例のＥＳＡのメモリアクセス禁止時の動
作説明図を示す。In the future, * ESA RDONLY GR
ANT, * ESA RDWT GRANT is * MS R
EAD GRANT, * MS WRITE GRANT
After inputting, is output in the next cycle. By using the above control, commands are input to each ESA 23 at different timings as shown in FIG. 16, memory access does not overlap in a plurality of systems BANK0 and BANK1, and memory access operation becomes possible. Each memory access will overlap. FIG. 18 shows an operation explanatory diagram when the memory access of the ESA according to the embodiment of the present invention is prohibited.

【００６８】ここでは、パワーオン直後からＭＳ２１と
のアクセスが可能となる＊ＥＳＡＲＷＧＲ ＦＲＯＭ
ＭＳ ＭＯＤＥになるまではメモリアクセス不可状態で
あり、この間上位装置からメモリアクセスのコマンドが
送出された場合のＥＳＡ２３のＥＳＰ２２への応答処理
について説明する。Here, it is possible to access the MS 21 immediately after the power is turned on. * ESARWGR FROM
Until the MS MODE, the memory access is disabled, and the response process of the ESA 23 to the ESP 22 when the memory access command is sent from the host device during this period will be described.

【００６９】ＥＳＡ２３はＥＳＰ２２から送られてきた
コマンドアドレス（Ａ）を入力する。コマンドアドレス
（Ａ）をメモリアクセスコマンドとして認識した場合、
メモリアクセスコマンド信号（Ｂ）をＥＳＡ２３内部シ
ーケンスロジックへ送出する。The ESA 23 inputs the command address (A) sent from the ESP 22. When the command address (A) is recognized as a memory access command,
The memory access command signal (B) is sent to the ESA 23 internal sequence logic.

【００７０】ＥＳＡ２３内部シーケンスロジックは＊Ｅ
ＳＡ ＲＷＧＲ ＦＲＯＭ ＭＳＭＯＤＥのＯＦＦの
時、メモリアクセス不可状態の判断結果を内部のステー
タス転送回路に通知する。ステータス転送回路は上位装
置にメモリアクセス不可状態を示すステータスを通知す
る。このとき、ＥＳＰ２２，ＥＳＡ２３はメモリ側のク
ロックとは夫々独立な内部のクロックで動作する。この
ため、メモリ側のクロックに異常がある場合でも応答、
受信が可能である。ESA23 internal sequence logic is * E
When the SA RWGR FROM MSMODE is OFF, the internal status transfer circuit is notified of the determination result of the memory access disabled state. The status transfer circuit notifies the higher-level device of the status indicating the memory access disabled state. At this time, the ESP 22 and ESA 23 operate with internal clocks that are independent of the clocks on the memory side. Therefore, even if there is an abnormality in the clock on the memory side,
It is possible to receive.

【００７１】以上の様な処理を行い、上位装置への応答
を可能としている。図１９に本発明の一実施例のクロッ
クエラー検出時の動作波形図を示す。クロック発生回路
内でクロックエラーを検出した場合、そのクロックを入
力とするＥＳＡとグラント発生回路ではその動作を保証
できなくなる。従って上位装置からのアクセスも保証で
きなくなってしまうのだが、次の制御により上位装置か
らのアクセスに対しても応答可能とすることができる。By performing the above processing, it is possible to respond to the host device. FIG. 19 shows an operation waveform diagram at the time of detecting a clock error according to the embodiment of the present invention. When a clock error is detected in the clock generation circuit, the ESA and the grant generation circuit that receive the clock cannot guarantee the operation. Therefore, although the access from the host device cannot be guaranteed, the access from the host device can be responded by the following control.

【００７２】クロックエラー通知信号（Ｃ）を受信した
場合、ＥＳＡ２３はその信号を保持しＥＳＰ２２へエラ
ー通知（Ｄ）を供給する。ＥＳＡ２３内ではＥＳＡ２３
内部シーケンスロジックでステータスコード作成、ＥＳ
Ａ，ＭＳアクセス許可信号のモード切り替え（メモリア
クセス可−＞不可）を行う。When the clock error notification signal (C) is received, the ESA 23 holds the signal and supplies the error notification (D) to the ESP 22. ESA23 in ESA23
Status code created by internal sequence logic, ES
The mode of the A and MS access permission signals is switched (memory access enabled-> disabled).

【００７３】信号（Ｄ）が保持されている間は、メモリ
アクセスは不可となる。この状態でＥＳＰ２２からのメ
モリアクセスコマンドに対しては、信号（Ｄ）を送出す
ると共にステータスとしてクロックエラーが通知され
る。以上の様な処理を行い、ＥＳＰ２２への応答を可能
としている。While the signal (D) is held, memory access is disabled. In this state, a signal (D) is sent to the memory access command from the ESP 22 and a clock error is notified as a status. By performing the above processing, it is possible to respond to the ESP 22.

【００７４】図２０に本発明の一実施例のグラント検出
時の動作波形図を示す。一つのＥＳＡ２３に対して正常
でない周期のグラントが入力された場合、ＭＳへのアク
セスが他のＥＳＡ２３と重なる危険性があり正常なアク
セスを保証できない。これを防ぐために示すグラント周
期チェック回路を設け、グラントエラーを検出すること
により他のＥＳＡ２３の動作を保証している。FIG. 20 shows an operation waveform diagram at the time of detecting a grant according to an embodiment of the present invention. When a grant with an abnormal cycle is input to one ESA 23, there is a risk that access to the MS will overlap with another ESA 23, and normal access cannot be guaranteed. A grant cycle check circuit shown to prevent this is provided, and the operation of another ESA 23 is guaranteed by detecting a grant error.

【００７５】図２０において検出したグラントエラー信
号（Ｄ）を＊ＳＳ ＣＬＯＣＫ ＥＲＲＯＲとのＯＲを
とることにより、その後はクロックエラー検出時の動作
と同等にＥＳＰ２２からのアクセスに対して応答可能と
なる。By taking the OR of the grant error signal (D) detected in FIG. 20 with * SS CLOCK ERROR, it becomes possible to respond to the access from the ESP 22 after that, similarly to the operation at the time of detecting the clock error.

【００７６】[0076]

【発明の効果】上述の如く、本発明の請求項１によれ
ば、メモリアクセス手段と、メモリコントロール手段と
をメモリとは別途設けられた夫々独自のクロックで動作
させることができるため、一方の手段が故障した場合で
も、他の手段を独自のクロックで動作させることがで
き、したがって、システム全体を停止させてしまうこと
がなく、メモリに複数系統のアクセス手段が接続されて
いる場合に、他の系統からメモリにアクセス可能となる
等の特長を有する。As described above, according to the first aspect of the present invention, the memory access means and the memory control means can be operated by their own clocks provided separately from the memory. Even when a means fails, other means can be operated with its own clock, and therefore, the whole system is not stopped, and when the access means of multiple systems are connected to the memory, It has features such as being able to access the memory from this system.

【００７７】請求項２によれば、コマンド発行からデー
タが供給されるまでの時間を計測することでメモリへの
アクセスが正常かエラーかを容易に判断でき、この方法
ではメモリアクセス手段とメモリコントロール手段とが
非同期でもエラーと確実に検出できる。したがって、本
発明の請求項１によればエラー発生時の対応を迅速か
つ、確実に行なえる等の特長を有する。According to the second aspect, it is possible to easily determine whether the memory access is normal or error by measuring the time from the command issuance to the data supply. In this method, the memory access means and the memory control are used. Even if the means is asynchronous, the error can be surely detected. Therefore, according to claim 1 of the present invention, there is a feature that it is possible to quickly and surely deal with the occurrence of an error.

【００７８】請求項３によれば、データ受信してからの
時間を計測する第２のタイマの計測時間を検知し、第２
のタイマの計測時間が規定時間内であれば正常判定で
き、規定時間を外れたときにはデータの受信が終了する
前又は過大にデータが供給されることになるため、デー
タ受信に異常があると判定でき、受信データのエラーを
容易に検知できる等の特長を有する。According to the third aspect, the measurement time of the second timer for measuring the time after receiving the data is detected, and the second time is detected.
If the time measured by the timer is within the specified time, it can be judged as normal, and if it exceeds the specified time, data will be supplied before the data reception ends or excessively, so it is judged that the data reception is abnormal. It is possible to detect an error in received data easily.

【００７９】請求項４によれば、データをバッファに保
持し、ポインタによりデータ量を検知することにより受
信データ量の異常を検知できるため、受信データエラー
を容易に検知でき、また、第２のタイマによる異常と併
用することにより、第２のタイマ又はポインタ等の装置
の異常も検知できる等の特長を有する。According to the fourth aspect, since the abnormality of the received data amount can be detected by holding the data in the buffer and detecting the data amount by the pointer, the received data error can be easily detected, and the second When used in combination with the abnormality due to the timer, it has a feature that an abnormality of the device such as the second timer or the pointer can be detected.

【００８０】請求項５によれば、メモリコントロール手
段によるメモリの制御の可否を検知し、メモリ制御が否
である場合にはメモリアクセス手段にアクセス不可の情
報を出力することにより、メモリアクセスが不可である
ことを認識でき、不要なアクセスをなくすことができる
等の特長を有する。According to the fifth aspect, whether or not the memory control unit can control the memory is detected, and when the memory control is not permitted, the information indicating that the memory is inaccessible is output to disable the memory access. It has features such as being able to recognize that it is unnecessary and eliminating unnecessary access.

【００８１】請求項６によれば、エラー出力手段がメモ
リアクセス手段からのアクセスコマンドに応じてメモリ
アクセス手段に対してエラーを出力することにより、ア
クセスに対して応答が行なえ、データの矛盾を回避でき
る等の特長を有する。請求項７によれば、上位装置又は
ファイル装置からのアクセスに対してエラーを容易に知
らせることができるため、データの矛盾を回避でき、信
頼性の高い装置を提供でき、また、各モジュールを独自
のクロックで動作させることができるため、モジュール
の故障時にもシステム全体を停止させることなく、交換
が可能となる等の特長を有する。According to the sixth aspect of the invention, the error output means outputs an error to the memory access means in response to the access command from the memory access means, so that the response can be made to the access and the data inconsistency can be avoided. It has features such as being able to. According to claim 7, since an error can be easily notified to the access from the host device or the file device, it is possible to avoid a data contradiction and provide a highly reliable device, and each module is unique. Since it can be operated with the clock, it has the feature that it can be replaced without stopping the entire system even when a module fails.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の原理図である。FIG. 1 is a principle diagram of the present invention.

【図２】本発明の一実施例の概略構成図である。FIG. 2 is a schematic configuration diagram of one embodiment of the present invention.

【図３】本発明の一実施例のシェアードストレージのブ
ロック構成図である。FIG. 3 is a block configuration diagram of a shared storage according to an embodiment of the present invention.

【図４】本発明の一実施例のＥＳＰのブロック構成図で
ある。FIG. 4 is a block configuration diagram of an ESP according to an embodiment of the present invention.

【図５】本発明の一実施例のＥＳＡのブロック構成図で
ある。FIG. 5 is a block configuration diagram of an ESA according to an embodiment of the present invention.

【図６】本発明の一実施例のＥＳＰの動作フローチャー
トである。FIG. 6 is an operation flowchart of the ESP according to the embodiment of the present invention.

【図７】本発明の一実施例のリードデータ転送開始検知
方法を説明するための図である。FIG. 7 is a diagram for explaining a read data transfer start detection method according to an embodiment of the present invention.

【図８】本発明の一実施例のリードデータ受信中フラグ
生成方法を説明するための図である。FIG. 8 is a diagram for explaining a read data receiving flag generation method according to an embodiment of the present invention.

【図９】本発明の一実施例のＥＳＰの動作説明図であ
る。FIG. 9 is an operation explanatory diagram of the ESP according to the embodiment of the present invention.

【図１０】本発明の一実施例のＥＳＰの動作説明図であ
る。FIG. 10 is an operation explanatory diagram of the ESP according to the embodiment of the present invention.

【図１１】本発明の一実施例のＥＳＡの電源投入時の動
作フローチャートである。FIG. 11 is an operation flowchart when the power of the ESA according to the embodiment of the present invention is turned on.

【図１２】本発明の一実施例のＥＳＡの電源投入時の動
作フローチャートである。FIG. 12 is an operation flowchart when the power of the ESA according to the embodiment of the present invention is turned on.

【図１３】本発明の一実施例のＥＳＡのクロックエラー
受信時の動作フローチャートである。FIG. 13 is an operation flowchart when the ESA receives a clock error according to the embodiment of the present invention.

【図１４】本発明の一実施例のＥＳＡのグラントエラー
検出動作の動作フローチャートである。FIG. 14 is an operation flowchart of a grant error detection operation of the ESA according to the embodiment of the present invention.

【図１５】本発明の一実施例のＥＳＡのグラントエラー
受信時の動作フローチャートである。FIG. 15 is an operation flowchart when an ESA grant error is received according to an embodiment of the present invention.

【図１６】本発明の一実施例のＥＳＡのパワーオン時の
動作波形図である。FIG. 16 is an operation waveform diagram at power-on of the ESA according to the embodiment of the present invention.

【図１７】本発明の一実施例のＥＳＡのパワーオン時の
動作波形図である。FIG. 17 is an operation waveform diagram at power-on of the ESA according to the embodiment of the present invention.

【図１８】本発明の一実施例のＥＳＡのメモリアクセス
禁止時の動作波形図である。FIG. 18 is an operation waveform diagram of the ESA according to the embodiment of the present invention when the memory access is prohibited.

【図１９】本発明の一実施例のＥＳＡのクロックエラー
検出時の動作波形図である。FIG. 19 is an operation waveform diagram at the time of detecting a clock error in the ESA according to the embodiment of the present invention.

【図２０】本発明の一実施例のＥＳＡのグラントエラー
検出時の動作波形図である。FIG. 20 is an operation waveform diagram when the ESA grant error is detected according to the embodiment of the present invention.

【図２１】従来の一例のブロック図である。FIG. 21 is a block diagram of a conventional example.

【符号の説明】[Explanation of symbols]

１ メモリ ２ メモリアクセス手段 ３ メモリコントロール手段 ４ タイマ ５ 判定手段 1 Memory 2 Memory Access Means 3 Memory Control Means 4 Timer 5 Judging Means

───────────────────────────────────────────────────── フロントページの続き (72)発明者 井原 俊一 神奈川県横浜市港北区新横浜２丁目４番19 号 株式会社富士通プログラム技研内 (72)発明者 杉本 道貞 神奈川県横浜市港北区新横浜２丁目４番19 号 株式会社富士通プログラム技研内 (72)発明者 笠原 一郎 神奈川県横浜市港北区新横浜２丁目４番19 号 株式会社富士通プログラム技研内 (72)発明者 吉田 俊幸 神奈川県横浜市港北区新横浜２丁目４番19 号 株式会社富士通プログラム技研内 (72)発明者 宮尾 由紀 神奈川県横浜市港北区新横浜２丁目４番19 号 株式会社富士通プログラム技研内 ─────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Shunichi Ihara 2-4-19 Shin-Yokohama, Kohoku-ku, Yokohama-shi, Kanagawa Fujitsu Program Giken Ltd. (72) Inventor Michisada Sugimoto 2-chome, Shin-Yokohama, Kohoku-ku, Yokohama, Kanagawa No. 4-19 Fujitsu Program Giken Co., Ltd. (72) Inventor Ichiro Kasahara 2-4-19 Shin-Yokohama, Kohoku-ku, Yokohama-shi, Kanagawa Prefecture Fujitsu Program Giken Co., Ltd. (72) Toshiyuki Yoshida Shin-Yokohama, Kohoku-ku, Yokohama-shi, Kanagawa 2-4-19 Fujitsu Program Giken Ltd. (72) Inventor Yuki Miyao 2-4-19 Shinyokohama, Kohoku Ward, Yokohama City, Kanagawa Prefecture Fujitsu Program Giken Ltd.

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】 データを記憶するメモリと、該メモリに
アクセスするメモリアクセス手段と、該メモリと該メモ
リアクセス手段との間に設けられ、該メモリアクセス手
段からのコマンドに応じて該メモリからデータを読み出
し、該メモリアクセス手段に送出するメモリコントロー
ル手段とを有するメモリアクセス装置において、 前記メモリアクセス手段及び前記メモリコントロール手
段は夫々独自にクロックを発生する内部クロック発生手
段を有し、前記メモリと独立に動作可能な構成としたこ
とを特徴とするメモリアクセス装置。1. A memory for storing data, a memory access unit for accessing the memory, a memory provided between the memory and the memory access unit, and data from the memory in response to a command from the memory access unit. In a memory access unit for reading out and sending out to the memory access unit, each of the memory access unit and the memory control unit has an internal clock generation unit that independently generates a clock, and is independent of the memory. A memory access device having a configuration capable of operating as described above. 【請求項２】 前記メモリアクセス手段は前記コマンド
が発行してからの時間を計測する第１のタイマと、 前記第１のタイマの計測時間を検知し、前記第１のタイ
マの計測時間が規定時間内に前記メモリアクセス手段が
データを受信したときには前記メモリへのアクセスが正
常であると判定し、前記第１のタイマの計測時間が該規
定時間を超えたときには前記メモリへのアクセスはエラ
ーであると判定し、判定結果を保持する第１の判定手段
とを有することを特徴とする請求項１記載のメモリアク
セス装置。2. The memory access means detects a time measured by the first timer for measuring a time after the command is issued, and measures a time measured by the first timer to define a time measured by the first timer. When the memory access means receives data within the time, it is determined that the access to the memory is normal, and when the measurement time of the first timer exceeds the specified time, the access to the memory is an error. The memory access device according to claim 1, further comprising a first determination unit that determines that there is and holds a determination result. 【請求項３】 メモリアクセス手段はデータを受信して
からの時間を計測する第２のタイマと、 前記第２のタイマの計測時間を検知し、前記第２のタイ
マの計測時間が規定時間内に前記データの受信を終了し
たときは前記データの受信は正常であると判定し、前記
第２のタイマの計測時間が規定時間を超えたときには前
記データはエラーであると判定する第２の判定手段とを
有することを特徴とする請求項１又は２記載のメモリア
クセス装置。3. The memory access means detects a second timer for measuring the time after receiving the data, and a measuring time of the second timer, and the measuring time of the second timer is within a specified time. When the reception of the data is completed, it is determined that the reception of the data is normal, and when the measurement time of the second timer exceeds a specified time, the data is determined to be an error. 3. The memory access device according to claim 1, further comprising: 【請求項４】 前記メモリアクセス手段は前記受信デー
タを格納する受信バッファと、 前記受信バッファの最終受信データの位置を示すポイン
タを受信データに応じてインクリメントするインクリメ
ンタと、 前記インクリメンタによりインクリメントされる前記ポ
インタの位置に応じて前記受信データが受信できたか否
かを判定する第３の判定手段とを有することを特徴とす
る請求項１乃至３のいずれか一項記載のメモリアクセス
装置。4. The memory access means includes a reception buffer for storing the reception data, an incrementer for incrementing a pointer indicating the position of the last reception data in the reception buffer according to the reception data, and an incrementer for the incrementer. 4. The memory access device according to claim 1, further comprising a third determination unit that determines whether or not the received data can be received according to the position of the pointer. 【請求項５】 前記メモリコントロール手段は前記メモ
リの制御の可否を検知する検知手段と、 前記検知手段により前記メモリの制御が不可能である検
知されたときに前記メモリアクセス手段にアクセス不可
能である旨の情報を出力するエラー出力手段とを有する
ことを特徴とする請求項１乃至４のいずれか一項記載の
メモリアクセス装置。5. The memory control means is a detection means for detecting whether or not the memory is controllable, and the memory access means is inaccessible when the detection of the memory control is impossible by the detection means. 5. The memory access device according to claim 1, further comprising an error output unit that outputs information indicating that there is a certain information. 【請求項６】 前記エラー出力手段は前記メモリアクセ
ス手段からの前記メモリへのアクセスコマンドに応じて
エラーを出力することを特徴とする請求項５記載のメモ
リアクセス装置。6. The memory access device according to claim 5, wherein the error output unit outputs an error in response to an access command to the memory from the memory access unit. 【請求項７】 前記メモリアクセス手段は上位置装置及
び該上位装置の処理データをファイルするファイル装置
と接続され、前記上位装置と前記ファイル装置との間の
データのやりとりを前記メモリアクセス手段及び前記メ
モリコントロール手段及び前記メモリを介して行うこと
を特徴とする請求項１乃至６のいずれか一項記載のメモ
リアクセス装置を用いたファイル制御装置。7. The memory access means is connected to a file device for processing data processed by an upper position device and the host device, and exchanges data between the host device and the file device. 7. A file control device using the memory access device according to claim 1, wherein the file control device is performed via a memory control means and the memory.