JPH01314353A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH01314353A JPH01314353A JP63146306A JP14630688A JPH01314353A JP H01314353 A JPH01314353 A JP H01314353A JP 63146306 A JP63146306 A JP 63146306A JP 14630688 A JP14630688 A JP 14630688A JP H01314353 A JPH01314353 A JP H01314353A
- Authority
- JP
- Japan
- Prior art keywords
- bank
- address
- memory
- program
- program memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000013507 mapping Methods 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims description 29
- 230000010365 information processing Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
本発明は、パーソナルコンピュータ等の情報処理装置に
関し、特に、プログラムメモリのマツピング方式に係る
。
関し、特に、プログラムメモリのマツピング方式に係る
。
(ロ)従来の技術
一般に、情報処理装置においては、プログラムメモリを
CPUのアドレス空間上にダイレクトにマツピングする
方式が最も広く用いられているが、プログラムを記憶す
るメモリ容量に制限がある場合は、特開昭62−120
543号公報に開示されているように、プログラムメモ
リを複数のメモリブロックで構成し、これら各メモリブ
ロックをCPUのアドレス空間に、同一アドレスをもつ
メモリバンクとしてマツピングするバンク方式が採用さ
れていた。
CPUのアドレス空間上にダイレクトにマツピングする
方式が最も広く用いられているが、プログラムを記憶す
るメモリ容量に制限がある場合は、特開昭62−120
543号公報に開示されているように、プログラムメモ
リを複数のメモリブロックで構成し、これら各メモリブ
ロックをCPUのアドレス空間に、同一アドレスをもつ
メモリバンクとしてマツピングするバンク方式が採用さ
れていた。
(八〉発明が解決しようとする課題
例えば、CPUのアドレス空間において、プログラムメ
モリエリアに近接してオプションエリアが割り付けられ
ているとき、ユーザーがオプションソフトを搭載しよう
とする場合には、プログラムメモリエリアは予め定めら
れている領域に限定されてしまうため、該エリアを越え
る容量のブロダラムは、上記バンク方式でマツピングす
るしかない、一方、オプションソフトを搭載しない場合
には、そのエリアを拡張プログラムメモリエリアとして
用いることができ、従って、この場合、必ずしもバンク
方式を使用しなくても、通常のダイレクト方式のマツピ
ングが可能となる。
モリエリアに近接してオプションエリアが割り付けられ
ているとき、ユーザーがオプションソフトを搭載しよう
とする場合には、プログラムメモリエリアは予め定めら
れている領域に限定されてしまうため、該エリアを越え
る容量のブロダラムは、上記バンク方式でマツピングす
るしかない、一方、オプションソフトを搭載しない場合
には、そのエリアを拡張プログラムメモリエリアとして
用いることができ、従って、この場合、必ずしもバンク
方式を使用しなくても、通常のダイレクト方式のマツピ
ングが可能となる。
と゛ころが、バンク方式のプログラムでは、異なるバン
ク間のルーチンの処理にバンク切替を伴うため、同一内
容を処理するにも、ダイレクト方式とはプログラムが若
干異なり、且つ、処理速度も低下する。従って、オプシ
ョンソフトの有無に応じてマツピング方式を切替えるよ
うにすることが望ましいが、所定の処理内容のプログラ
ムを格納するプログラムメモリを1個のみ用いて、ノ飄
−ド的なマツピング切替のみを行っても、双方の方式に
対応することはできない。
ク間のルーチンの処理にバンク切替を伴うため、同一内
容を処理するにも、ダイレクト方式とはプログラムが若
干異なり、且つ、処理速度も低下する。従って、オプシ
ョンソフトの有無に応じてマツピング方式を切替えるよ
うにすることが望ましいが、所定の処理内容のプログラ
ムを格納するプログラムメモリを1個のみ用いて、ノ飄
−ド的なマツピング切替のみを行っても、双方の方式に
対応することはできない。
(ニ)課題を解決するための手段
本発明は、複数のメモリブロックより成りバンクマツピ
ング方式に対応した所定の処理内容の第1プログラムを
格納した第1プログラムメモリと、ダイレクトマツピン
グ方式に対応した前記処理内容と略同一内容の第2プロ
グラムを格納した第2プログラムメモリとによって、プ
ログラムメモリを構成すると共に、前記第1プログラム
メモリの複数のメモリブロックをCPUのアドレス空間
上にメモリバンクとしてマツピングするか、もしくは、
前記第2プログラムメモリを前記CPUのアドレス空間
にダイレクトにマツピングするかを切替える切替手段を
設けて、上記課題を解決するものである。
ング方式に対応した所定の処理内容の第1プログラムを
格納した第1プログラムメモリと、ダイレクトマツピン
グ方式に対応した前記処理内容と略同一内容の第2プロ
グラムを格納した第2プログラムメモリとによって、プ
ログラムメモリを構成すると共に、前記第1プログラム
メモリの複数のメモリブロックをCPUのアドレス空間
上にメモリバンクとしてマツピングするか、もしくは、
前記第2プログラムメモリを前記CPUのアドレス空間
にダイレクトにマツピングするかを切替える切替手段を
設けて、上記課題を解決するものである。
(*)作用
本発明では、プログラムメモリ自体の交換をすることな
く、バンク方式とダイレクト方式の2つのマツピング方
式に対応可能となり、ユーザーが用途に合わせていずれ
かの方式に切替えて最良の方式でデータ処理が行える。
く、バンク方式とダイレクト方式の2つのマツピング方
式に対応可能となり、ユーザーが用途に合わせていずれ
かの方式に切替えて最良の方式でデータ処理が行える。
(へ)実施例
第1図は、本発明の実施例の構成を示すブロック図であ
り、(1)は1Mバイトのアドレス空間を有するCPU
、(2)はアドレスバス、(3)はデータバス、(4)
は64にバイトの容量を有しBIOSプログラムを格納
したプログラムメモリとしてのROM、(5)及び(6
)はCPU(1)かラメモリバンクを指定するための2
ビツトのバンク指定データがセットされるバンクレジス
タ、(7)〜(9)はアドレスデコーダ、(10)はス
イッチ(11)(12)(13)より成りプログラムメ
モリ(4)をCPU(1)のアドレス空間上にマツピン
グする方式を、ダイレクト方式とバンク方式に切替える
切替回路である。
り、(1)は1Mバイトのアドレス空間を有するCPU
、(2)はアドレスバス、(3)はデータバス、(4)
は64にバイトの容量を有しBIOSプログラムを格納
したプログラムメモリとしてのROM、(5)及び(6
)はCPU(1)かラメモリバンクを指定するための2
ビツトのバンク指定データがセットされるバンクレジス
タ、(7)〜(9)はアドレスデコーダ、(10)はス
イッチ(11)(12)(13)より成りプログラムメ
モリ(4)をCPU(1)のアドレス空間上にマツピン
グする方式を、ダイレクト方式とバンク方式に切替える
切替回路である。
アドレスデコーダ(7)は、具体的には、アドレスA+
s〜Ateが「CJで且つアドレスA1.及びAl1の
2人力が共にr□、のときのみROM(4)のデータの
読出しが可能となる、又、切替回路(10)のスイッチ
(11)には、B側にアドレスAI4が、C側に接地電
位rO」が接続されており、スイッチ(12)には、B
側にバンクレジスタ(5)の出力、C側に+V電位が、
スイッチ(13)には、B側にバンクレジスタ(6)の
出力、C側にアドレスA44が接続されている。モして
、スイッチ(12)及び(13)の出力が、各々、RO
M(4)の上位アドレスMAts及びMA、、とじて供
給されるように構成されている。
s〜Ateが「CJで且つアドレスA1.及びAl1の
2人力が共にr□、のときのみROM(4)のデータの
読出しが可能となる、又、切替回路(10)のスイッチ
(11)には、B側にアドレスAI4が、C側に接地電
位rO」が接続されており、スイッチ(12)には、B
側にバンクレジスタ(5)の出力、C側に+V電位が、
スイッチ(13)には、B側にバンクレジスタ(6)の
出力、C側にアドレスA44が接続されている。モして
、スイッチ(12)及び(13)の出力が、各々、RO
M(4)の上位アドレスMAts及びMA、、とじて供
給されるように構成されている。
ROM(4)は、第2図に示すように、各々が16にバ
イトの第1〜第4のメモリブロック(14)〜(17)
より成り、アドレス0OOOH〜7FFFHに、バンク
方式に対応した所定の処理内容の第1プログラムが格納
されており、アドレス8000H−FFFFHにダイレ
クト方式に対応した略凹−処理内容の第2プログラムが
格納されている。
イトの第1〜第4のメモリブロック(14)〜(17)
より成り、アドレス0OOOH〜7FFFHに、バンク
方式に対応した所定の処理内容の第1プログラムが格納
されており、アドレス8000H−FFFFHにダイレ
クト方式に対応した略凹−処理内容の第2プログラムが
格納されている。
尚、第1及び第2のプログラムは処理内容として略凹−
であるが、各方式に対応させるため、若干の違いがあり
、バンク方式の第1プログラムにはバンクを切替えるた
めのバンク切替制御プログラムが追加格納されている。
であるが、各方式に対応させるため、若干の違いがあり
、バンク方式の第1プログラムにはバンクを切替えるた
めのバンク切替制御プログラムが追加格納されている。
そして、この第1プログラムの具体的内容については、
本願出願人が先に出願した特願昭63−41535号に
詳細に開示し℃いるので同出願を参照されたい。
本願出願人が先に出願した特願昭63−41535号に
詳細に開示し℃いるので同出願を参照されたい。
そこで、スイッチ(11)〜(13)を全てC側にする
と、ROM(4)(7)7ドL/ スM A 1m l
! ’ 14 ニ固定され、MA、、にはCPU(1)
からのアドレスAltが供給され、且つ、アドレスデコ
ーダ(7)にはアドレスA tsと電位rO」が入力さ
れる。従って、第3図に示すように、CPU(1)のア
ドレスAIl°がrO」であるアドレス空間C0000
H−C8000Hに、M A I−が「1」であるRO
M(4)の第3及び第4メモリブロツク(16)及びり
17)、即ち、第2プログラムがダイレクトにマツピン
グされる。
と、ROM(4)(7)7ドL/ スM A 1m l
! ’ 14 ニ固定され、MA、、にはCPU(1)
からのアドレスAltが供給され、且つ、アドレスデコ
ーダ(7)にはアドレスA tsと電位rO」が入力さ
れる。従って、第3図に示すように、CPU(1)のア
ドレスAIl°がrO」であるアドレス空間C0000
H−C8000Hに、M A I−が「1」であるRO
M(4)の第3及び第4メモリブロツク(16)及びり
17)、即ち、第2プログラムがダイレクトにマツピン
グされる。
一方、スイッチ(11)〜(13)を全てB側にすると
、ROM(4)のアドレスM A Is及びMA、、に
は、各々、バンクレジスタ(5)及び(6)の出力が供
給きれ、且つ、アドレスデコーダ(7)にはCPU(1
)のアドレスA Ia及びA1.がそのまま入力される
。従って、第4図に示すように、CPU(1)のアドレ
スAI4及びAHが共に10」であるアドレス空間Co
O00H−C3FFFFHに、ROM(4)の第1〜
第4の各メモリブロックがメモリバンクとしてマツピン
グされることとなる。
、ROM(4)のアドレスM A Is及びMA、、に
は、各々、バンクレジスタ(5)及び(6)の出力が供
給きれ、且つ、アドレスデコーダ(7)にはCPU(1
)のアドレスA Ia及びA1.がそのまま入力される
。従って、第4図に示すように、CPU(1)のアドレ
スAI4及びAHが共に10」であるアドレス空間Co
O00H−C3FFFFHに、ROM(4)の第1〜
第4の各メモリブロックがメモリバンクとしてマツピン
グされることとなる。
そして、本実施例では、電源投入時バンクレジスタ(5
)(6)は共に「1」に初期設定され、先ずメモリバン
ク3が選択されるので、このメモリバンク3のアドレス
Co O00Hにバンク1へのバンク切替命令を格納し
ておき、この命令によりメモリバンク1にバンクが切替
えられて、初期化ルーチンが実行されるようにしている
。以降、バンク0及び1としてマツピングされた第1プ
ログラムにより所定の処理が実行きれる。尚、電源投入
時、バンクレジスタ(5)(6)が共に「0」に初期設
定される場合は、先ず、メモリバンク0が選択されるの
で、メモリバンク0のアドレスcooo。
)(6)は共に「1」に初期設定され、先ずメモリバン
ク3が選択されるので、このメモリバンク3のアドレス
Co O00Hにバンク1へのバンク切替命令を格納し
ておき、この命令によりメモリバンク1にバンクが切替
えられて、初期化ルーチンが実行されるようにしている
。以降、バンク0及び1としてマツピングされた第1プ
ログラムにより所定の処理が実行きれる。尚、電源投入
時、バンクレジスタ(5)(6)が共に「0」に初期設
定される場合は、先ず、メモリバンク0が選択されるの
で、メモリバンク0のアドレスcooo。
Hに初期化ルーチンを格納しておいても良い。
ところで、実施例においては、第1及び第2のプログラ
ムを1個のROMICにて構成しているが、言うまでも
なく、各メモリブロック毎又は各プログラム毎等、複数
個のROMICを用いても良い。
ムを1個のROMICにて構成しているが、言うまでも
なく、各メモリブロック毎又は各プログラム毎等、複数
個のROMICを用いても良い。
(ト)発明の効果
本発明に依れば、プログラムメモリ自体の交換をするこ
となく、バンク方式とダイレクト方式の2つのマツピン
グ方式に対応できるようになり、作業効率、メインテナ
ンス等の各面で向上が期待できる。又、切替手段の切替
えにより容易にマツピング方式が切替えられるので、ユ
ーザーがその用途に合わせて、最良のマツピング方式を
選択できる。
となく、バンク方式とダイレクト方式の2つのマツピン
グ方式に対応できるようになり、作業効率、メインテナ
ンス等の各面で向上が期待できる。又、切替手段の切替
えにより容易にマツピング方式が切替えられるので、ユ
ーザーがその用途に合わせて、最良のマツピング方式を
選択できる。
【図面の簡単な説明】
第1図は本発明の実施例の構成を示すブロック図、第2
図は実施例におけるプログラムメモリの構成を示す図、
第3図は実施例におけるダイレクト方式のメモリマツプ
、第4図は実施例におけるバンク方式のメモリマツプで
ある。 (1)・・・CPtJ、(2)・・・アドレスバス、(
3)・・・データバス、 (4)・・・ROM、 (
5)(6)・・・バンクレジスタ、(7)(8)(9)
・・・アドレスデコーダ、(10)・・・切替回路、
(11)(12)(13)・・・スイッチ。
図は実施例におけるプログラムメモリの構成を示す図、
第3図は実施例におけるダイレクト方式のメモリマツプ
、第4図は実施例におけるバンク方式のメモリマツプで
ある。 (1)・・・CPtJ、(2)・・・アドレスバス、(
3)・・・データバス、 (4)・・・ROM、 (
5)(6)・・・バンクレジスタ、(7)(8)(9)
・・・アドレスデコーダ、(10)・・・切替回路、
(11)(12)(13)・・・スイッチ。
Claims (1)
- (1)複数のメモリブロックより成りバンクマッピング
方式に対応した所定の処理内容の第1プログラムを格納
した第1プログラムメモリと、ダイレクトマツピング方
式に対応した前記処理内容と略同一内容の第2プログラ
ムを格納した第2プログラムメモリとによって、プログ
ラムメモリを構成すると共に、前記第1プログラムメモ
リの複数のメモリブロックをCPUのアドレス空間上に
メモリバンクとしてマツピングするか、もしくは、前記
第2プログラムメモリを前記CPUのアドレス空間にダ
イレクトにマッピングするかを切替える切替手段を備え
たことを特徴とする情報処理装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63146306A JPH0752408B2 (ja) | 1988-06-14 | 1988-06-14 | 情報処理装置 |
EP89105889A EP0338317B1 (en) | 1988-04-20 | 1989-04-04 | Information processor operative both in direct mapping and in bank mapping and the method of switching the mapping schemes |
DE68925376T DE68925376T2 (de) | 1988-04-20 | 1989-04-04 | In Direktabbildung und in Bankabbildung wirksamer Informationsprozessor und Verfahren zum Schalten der Abbildungsschemas |
US07/334,498 US5127096A (en) | 1988-04-20 | 1989-04-07 | Information processor operative both in direct mapping and in bank mapping, and the method of switching the mapping schemes |
CN89103203A CN1016652B (zh) | 1988-04-20 | 1989-04-20 | 能以直接变换方式和存贮体变换方式动作的情报处理装置 |
KR1019890005286A KR920006615B1 (ko) | 1988-04-20 | 1989-04-20 | 다이렉트 맵핑 방식과 뱅크 맵핑 방식으로 동작이 가능한 정보처리장치 및 맵핑 전환방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63146306A JPH0752408B2 (ja) | 1988-06-14 | 1988-06-14 | 情報処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01314353A true JPH01314353A (ja) | 1989-12-19 |
JPH0752408B2 JPH0752408B2 (ja) | 1995-06-05 |
Family
ID=15404691
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63146306A Expired - Lifetime JPH0752408B2 (ja) | 1988-04-20 | 1988-06-14 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0752408B2 (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62287352A (ja) * | 1986-06-06 | 1987-12-14 | Matsushita Electric Ind Co Ltd | 電子機器 |
-
1988
- 1988-06-14 JP JP63146306A patent/JPH0752408B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62287352A (ja) * | 1986-06-06 | 1987-12-14 | Matsushita Electric Ind Co Ltd | 電子機器 |
Also Published As
Publication number | Publication date |
---|---|
JPH0752408B2 (ja) | 1995-06-05 |
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