JPH01314353A - Information processor - Google Patents
Information processorInfo
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- JPH01314353A JPH01314353A JP63146306A JP14630688A JPH01314353A JP H01314353 A JPH01314353 A JP H01314353A JP 63146306 A JP63146306 A JP 63146306A JP 14630688 A JP14630688 A JP 14630688A JP H01314353 A JPH01314353 A JP H01314353A
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- memory
- program
- program memory
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- 238000013507 mapping Methods 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims description 29
- 230000010365 information processing Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 1
Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、パーソナルコンピュータ等の情報処理装置に
関し、特に、プログラムメモリのマツピング方式に係る
。DETAILED DESCRIPTION OF THE INVENTION (A) Field of Industrial Application The present invention relates to an information processing device such as a personal computer, and particularly relates to a program memory mapping method.
（ロ）従来の技術
一般に、情報処理装置においては、プログラムメモリを
ＣＰＵのアドレス空間上にダイレクトにマツピングする
方式が最も広く用いられているが、プログラムを記憶す
るメモリ容量に制限がある場合は、特開昭６２−１２０
５４３号公報に開示されているように、プログラムメモ
リを複数のメモリブロックで構成し、これら各メモリブ
ロックをＣＰＵのアドレス空間に、同一アドレスをもつ
メモリバンクとしてマツピングするバンク方式が採用さ
れていた。(b) Conventional technology In general, in information processing devices, the most widely used method is to map the program memory directly onto the address space of the CPU. However, if there is a limit to the memory capacity for storing programs, Japanese Patent Publication No. 1986-120
As disclosed in Japanese Patent Application No. 543, a bank system was adopted in which a program memory is configured with a plurality of memory blocks, and each of these memory blocks is mapped in the address space of the CPU as a memory bank having the same address.
（八〉発明が解決しようとする課題
例えば、ＣＰＵのアドレス空間において、プログラムメ
モリエリアに近接してオプションエリアが割り付けられ
ているとき、ユーザーがオプションソフトを搭載しよう
とする場合には、プログラムメモリエリアは予め定めら
れている領域に限定されてしまうため、該エリアを越え
る容量のブロダラムは、上記バンク方式でマツピングす
るしかない、一方、オプションソフトを搭載しない場合
には、そのエリアを拡張プログラムメモリエリアとして
用いることができ、従って、この場合、必ずしもバンク
方式を使用しなくても、通常のダイレクト方式のマツピ
ングが可能となる。(8) Problems to be Solved by the Invention For example, when an option area is allocated close to the program memory area in the address space of the CPU, if the user wants to install optional software, the program memory area is limited to a predetermined area, so if the capacity exceeds the area, the only way to map it is by using the bank method described above.On the other hand, if the optional software is not installed, that area can be used as an extended program memory area. Therefore, in this case, normal direct method mapping is possible without necessarily using the bank method.
と゛ころが、バンク方式のプログラムでは、異なるバン
ク間のルーチンの処理にバンク切替を伴うため、同一内
容を処理するにも、ダイレクト方式とはプログラムが若
干異なり、且つ、処理速度も低下する。従って、オプシ
ョンソフトの有無に応じてマツピング方式を切替えるよ
うにすることが望ましいが、所定の処理内容のプログラ
ムを格納するプログラムメモリを１個のみ用いて、ノ飄
−ド的なマツピング切替のみを行っても、双方の方式に
対応することはできない。However, in a bank-based program, routine processing between different banks involves bank switching, so even though the same content is processed, the program is slightly different from the direct-based program, and the processing speed is also reduced. Therefore, it is desirable to switch the mapping method depending on the presence or absence of optional software, but it is possible to switch the mapping method simply by using only one program memory that stores a program with predetermined processing content. However, it is not possible to support both methods.
（ニ）課題を解決するための手段
本発明は、複数のメモリブロックより成りバンクマツピ
ング方式に対応した所定の処理内容の第１プログラムを
格納した第１プログラムメモリと、ダイレクトマツピン
グ方式に対応した前記処理内容と略同一内容の第２プロ
グラムを格納した第２プログラムメモリとによって、プ
ログラムメモリを構成すると共に、前記第１プログラム
メモリの複数のメモリブロックをＣＰＵのアドレス空間
上にメモリバンクとしてマツピングするか、もしくは、
前記第２プログラムメモリを前記ＣＰＵのアドレス空間
にダイレクトにマツピングするかを切替える切替手段を
設けて、上記課題を解決するものである。(D) Means for Solving the Problems The present invention includes a first program memory that is made up of a plurality of memory blocks and stores a first program with predetermined processing content that is compatible with the bank mapping method, and a first program memory that is compatible with the direct mapping method. A second program memory is configured by a second program memory storing a second program having substantially the same content as the processing content, and the plurality of memory blocks of the first program memory are mapped as memory banks on the address space of the CPU. or,
The above problem is solved by providing a switching means for switching whether or not the second program memory is directly mapped to the address space of the CPU.
（＊）作用
本発明では、プログラムメモリ自体の交換をすることな
く、バンク方式とダイレクト方式の２つのマツピング方
式に対応可能となり、ユーザーが用途に合わせていずれ
かの方式に切替えて最良の方式でデータ処理が行える。(*) Effect The present invention enables support for two mapping methods, the bank method and the direct method, without replacing the program memory itself, allowing the user to switch to either method according to the application and find the best method. Can perform data processing.
（へ）実施例
第１図は、本発明の実施例の構成を示すブロック図であ
り、（１）は１Ｍバイトのアドレス空間を有するＣＰＵ
、（２）はアドレスバス、（３）はデータバス、（４）
は６４にバイトの容量を有しＢＩＯＳプログラムを格納
したプログラムメモリとしてのＲＯＭ、（５）及び（６
）はＣＰＵ（１）かラメモリバンクを指定するための２
ビツトのバンク指定データがセットされるバンクレジス
タ、（７）〜（９）はアドレスデコーダ、（１０）はス
イッチ（１１）（１２）（１３）より成りプログラムメ
モリ（４）をＣＰＵ（１）のアドレス空間上にマツピン
グする方式を、ダイレクト方式とバンク方式に切替える
切替回路である。(f) Embodiment FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention, and (1) is a CPU having an address space of 1M bytes.
, (2) is the address bus, (3) is the data bus, (4)
(5) and (6) have a capacity of 64 bytes and serve as program memory that stores the BIOS program.
) is 2 to specify CPU (1) or RAM memory bank.
The bank register (7) to (9) are address decoders, and (10) is composed of switches (11), (12), and (13), and the program memory (4) is connected to the CPU (1). This is a switching circuit that switches the mapping method on the address space between the direct method and the bank method.
アドレスデコーダ（７）は、具体的には、アドレスＡ＋
ｓ〜Ａｔｅが「ＣＪで且つアドレスＡ１．及びＡｌ１の
２人力が共にｒ□、のときのみＲＯＭ（４）のデータの
読出しが可能となる、又、切替回路（１０）のスイッチ
（１１）には、Ｂ側にアドレスＡＩ４が、Ｃ側に接地電
位ｒＯ」が接続されており、スイッチ（１２）には、Ｂ
側にバンクレジスタ（５）の出力、Ｃ側に＋Ｖ電位が、
スイッチ（１３）には、Ｂ側にバンクレジスタ（６）の
出力、Ｃ側にアドレスＡ４４が接続されている。モして
、スイッチ（１２）及び（１３）の出力が、各々、ＲＯ
Ｍ（４）の上位アドレスＭＡｔｓ及びＭＡ、、とじて供
給されるように構成されている。Specifically, the address decoder (7)
Only when s~Ate is "CJ" and both addresses A1 and A1 are r□, data in the ROM (4) can be read. The address AI4 is connected to the B side, and the ground potential rO is connected to the C side, and the switch (12) is connected to the address AI4.
The output of the bank register (5) is on the side, +V potential is on the C side,
The switch (13) is connected to the output of the bank register (6) on the B side and the address A44 on the C side. The outputs of switches (12) and (13) are respectively RO
The upper addresses MAts and MA of M(4) are configured to be supplied together.
ＲＯＭ（４）は、第２図に示すように、各々が１６にバ
イトの第１〜第４のメモリブロック（１４）〜（１７）
より成り、アドレス０ＯＯＯＨ〜７ＦＦＦＨに、バンク
方式に対応した所定の処理内容の第１プログラムが格納
されており、アドレス８０００Ｈ−ＦＦＦＦＨにダイレ
クト方式に対応した略凹−処理内容の第２プログラムが
格納されている。The ROM (4) has first to fourth memory blocks (14) to (17) of 16 bytes each, as shown in FIG.
A first program with predetermined processing contents corresponding to the bank method is stored at addresses 0OOOH to 7FFFH, and a second program with approximately concave processing contents corresponding to the direct method is stored at addresses 8000H to FFFFH. ing.
尚、第１及び第２のプログラムは処理内容として略凹−
であるが、各方式に対応させるため、若干の違いがあり
、バンク方式の第１プログラムにはバンクを切替えるた
めのバンク切替制御プログラムが追加格納されている。The processing contents of the first and second programs are approximately concave.
However, in order to correspond to each system, there are some differences, and the first program for the bank system additionally stores a bank switching control program for switching banks.
そして、この第１プログラムの具体的内容については、
本願出願人が先に出願した特願昭６３−４１５３５号に
詳細に開示し℃いるので同出願を参照されたい。Regarding the specific content of this first program,
Please refer to Japanese Patent Application No. 63-41535, which was previously filed by the applicant of the present application, for detailed disclosure.
そこで、スイッチ（１１）〜（１３）を全てＣ側にする
と、ＲＯＭ（４）（７）７ドＬ／ スＭ Ａ １ｍ ｌ
！ ’ １４ ニ固定され、ＭＡ、、にはＣＰＵ（１）
からのアドレスＡｌｔが供給され、且つ、アドレスデコ
ーダ（７）にはアドレスＡ ｔｓと電位ｒＯ」が入力さ
れる。従って、第３図に示すように、ＣＰＵ（１）のア
ドレスＡＩｌ°がｒＯ」であるアドレス空間Ｃ００００
Ｈ−Ｃ８０００Ｈに、Ｍ Ａ Ｉ−が「１」であるＲＯ
Ｍ（４）の第３及び第４メモリブロツク（１６）及びり
１７）、即ち、第２プログラムがダイレクトにマツピン
グされる。Therefore, when switches (11) to (13) are all set to the C side, ROM (4) (7) 7 do L/s MA 1 ml
! '14 Fixed, MA, CPU (1)
The address Alt is supplied from the address decoder (7), and the address Ats and the potential rO' are input to the address decoder (7). Therefore, as shown in FIG. 3, the address space C0000 where the address AIl° of CPU (1) is rO
In H-C8000H, RO whose M A I- is “1”
The third and fourth memory blocks (16) and 17) of M(4), ie, the second program, are directly mapped.
一方、スイッチ（１１）〜（１３）を全てＢ側にすると
、ＲＯＭ（４）のアドレスＭ Ａ Ｉｓ及びＭＡ、、に
は、各々、バンクレジスタ（５）及び（６）の出力が供
給きれ、且つ、アドレスデコーダ（７）にはＣＰＵ（１
）のアドレスＡ Ｉａ及びＡ１．がそのまま入力される
。従って、第４図に示すように、ＣＰＵ（１）のアドレ
スＡＩ４及びＡＨが共に１０」であるアドレス空間Ｃｏ
Ｏ００Ｈ−Ｃ３ＦＦＦＦＨに、ＲＯＭ（４）の第１〜
第４の各メモリブロックがメモリバンクとしてマツピン
グされることとなる。On the other hand, when switches (11) to (13) are all set to the B side, the outputs of bank registers (5) and (6) are fully supplied to addresses MA Is and MA of ROM (4), respectively. In addition, the address decoder (7) has a CPU (1
) addresses A Ia and A1. is input as is. Therefore, as shown in FIG. 4, address space Co where both addresses AI4 and AH of CPU (1) are 10''.
O00H-C3FFFFH, ROM (4) 1st to
Each fourth memory block will be mapped as a memory bank.
そして、本実施例では、電源投入時バンクレジスタ（５
）（６）は共に「１」に初期設定され、先ずメモリバン
ク３が選択されるので、このメモリバンク３のアドレス
Ｃｏ Ｏ００Ｈにバンク１へのバンク切替命令を格納し
ておき、この命令によりメモリバンク１にバンクが切替
えられて、初期化ルーチンが実行されるようにしている
。以降、バンク０及び１としてマツピングされた第１プ
ログラムにより所定の処理が実行きれる。尚、電源投入
時、バンクレジスタ（５）（６）が共に「０」に初期設
定される場合は、先ず、メモリバンク０が選択されるの
で、メモリバンク０のアドレスｃｏｏｏ。In this embodiment, when the power is turned on, the bank register (5
) and (6) are both initialized to "1" and memory bank 3 is selected first, so a bank switching command to bank 1 is stored in the address Co O00H of memory bank 3, and this command causes the memory to be switched. The bank is switched to bank 1 and the initialization routine is executed. Thereafter, predetermined processing can be executed using the first programs mapped as banks 0 and 1. Incidentally, when the bank registers (5) and (6) are both initialized to "0" when the power is turned on, memory bank 0 is selected first, so the address cooo of memory bank 0 is selected.
Ｈに初期化ルーチンを格納しておいても良い。An initialization routine may be stored in H.
ところで、実施例においては、第１及び第２のプログラ
ムを１個のＲＯＭＩＣにて構成しているが、言うまでも
なく、各メモリブロック毎又は各プログラム毎等、複数
個のＲＯＭＩＣを用いても良い。By the way, in the embodiment, the first and second programs are configured by one ROMIC, but needless to say, a plurality of ROMICs may be used for each memory block or each program.
（ト）発明の効果
本発明に依れば、プログラムメモリ自体の交換をするこ
となく、バンク方式とダイレクト方式の２つのマツピン
グ方式に対応できるようになり、作業効率、メインテナ
ンス等の各面で向上が期待できる。又、切替手段の切替
えにより容易にマツピング方式が切替えられるので、ユ
ーザーがその用途に合わせて、最良のマツピング方式を
選択できる。(G) Effects of the Invention According to the present invention, it becomes possible to support two mapping methods, the bank method and the direct method, without replacing the program memory itself, improving work efficiency, maintenance, etc. can be expected. Furthermore, since the mapping method can be easily switched by switching the switching means, the user can select the best mapping method according to the application.
【図面の簡単な説明】
第１図は本発明の実施例の構成を示すブロック図、第２
図は実施例におけるプログラムメモリの構成を示す図、
第３図は実施例におけるダイレクト方式のメモリマツプ
、第４図は実施例におけるバンク方式のメモリマツプで
ある。
（１）・・・ＣＰｔＪ、（２）・・・アドレスバス、（
３）・・・データバス、 （４）・・・ＲＯＭ、 （
５）（６）・・・バンクレジスタ、（７）（８）（９）
・・・アドレスデコーダ、（１０）・・・切替回路、
（１１）（１２）（１３）・・・スイッチ。[Brief Description of the Drawings] Fig. 1 is a block diagram showing the configuration of an embodiment of the present invention;
The figure shows the configuration of the program memory in the embodiment.
FIG. 3 is a memory map of the direct method in the embodiment, and FIG. 4 is a memory map of the bank method in the embodiment. (1)...CPtJ, (2)...address bus, (
3)...Data bus, (4)...ROM, (
5)(6)...Bank register, (7)(8)(9)
... address decoder, (10) ... switching circuit,
(11) (12) (13)...Switch.
Claims (1)
方式に対応した所定の処理内容の第１プログラムを格納
した第１プログラムメモリと、ダイレクトマツピング方
式に対応した前記処理内容と略同一内容の第２プログラ
ムを格納した第２プログラムメモリとによって、プログ
ラムメモリを構成すると共に、前記第１プログラムメモ
リの複数のメモリブロックをＣＰＵのアドレス空間上に
メモリバンクとしてマツピングするか、もしくは、前記
第２プログラムメモリを前記ＣＰＵのアドレス空間にダ
イレクトにマッピングするかを切替える切替手段を備え
たことを特徴とする情報処理装置。(1) A first program memory that is made up of a plurality of memory blocks and stores a first program with predetermined processing content that is compatible with the bank mapping method, and a second program that has substantially the same content as the processing content that is compatible with the direct mapping method. A second program memory storing a program memory constitutes a program memory, and a plurality of memory blocks of the first program memory are mapped as a memory bank on the address space of the CPU, or the second program memory is An information processing device comprising a switching means for switching between direct mapping to a CPU address space.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146306A JPH0752408B2 (en) | 1988-06-14 | 1988-06-14 | Information processing equipment |
| EP89105889A EP0338317B1 (en) | 1988-04-20 | 1989-04-04 | Information processor operative both in direct mapping and in bank mapping and the method of switching the mapping schemes |
| DE68925376T DE68925376T2 (en) | 1988-04-20 | 1989-04-04 | Effective information processor and method for switching the mapping schemes in direct mapping and in banking mapping |
| US07/334,498 US5127096A (en) | 1988-04-20 | 1989-04-07 | Information processor operative both in direct mapping and in bank mapping, and the method of switching the mapping schemes |
| CN89103203A CN1016652B (en) | 1988-04-20 | 1989-04-20 | Information processing device and transduce switch method by way of directly mapping and way of acting of storage medium mapping |
| KR1019890005286A KR920006615B1 (en) | 1988-04-20 | 1989-04-20 | Method and apparatus having both the direct mapping and bank mapping schemes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146306A JPH0752408B2 (en) | 1988-06-14 | 1988-06-14 | Information processing equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01314353A true JPH01314353A (en) | 1989-12-19 |
| JPH0752408B2 JPH0752408B2 (en) | 1995-06-05 |
Family
ID=15404691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63146306A Expired - Lifetime JPH0752408B2 (en) | 1988-04-20 | 1988-06-14 | Information processing equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752408B2 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62287352A (en) * | 1986-06-06 | 1987-12-14 | Matsushita Electric Ind Co Ltd | Electronic equipment |
-
1988
- 1988-06-14 JP JP63146306A patent/JPH0752408B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62287352A (en) * | 1986-06-06 | 1987-12-14 | Matsushita Electric Ind Co Ltd | Electronic equipment |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0752408B2 (en) | 1995-06-05 |
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