KR100336743B1 - Processing circuit for data - Google Patents
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Abstract
본 발명은 데이터 처리 회로에 관한 것으로, 종래 데이터 처리 회로는 메모리로부터 데이터를 읽어오는 동안에는 고속장치인 중앙연산처리부가 상대적인 저속장치인 메모리의 동작에 맞춰 동작하므로, 동작속도가 감소하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 메모리의 데이터 또는 주변장치의 데이터를 입력받아 특정 프로그램에 따라 연산하여 다시 메모리 또는 주변장치에 연산결과데이터를 출력하도록, 캐쉬메모리와 쓰기버퍼 및 연산부를 포함하는 중앙연산처리장치를 포함하는 데이터 처리 회로에 있어서, 상기 중앙연산처리장치는 상기 상대적인 저속장치인 메모리의 데이터를 저장하고, 그 저장이 완료되면 상기 연산부에 그 저장된 데이터를 연산부로 출력하여, 상대적인 고속장치인 연산부에서 메모리의 데이터가 입력되는 동안 다른 연산을 수행할 수 있도록 하는 읽기버퍼를 더 포함하여 구성함으로써, 메모리의 데이터가 읽기버퍼에 저장되는 동안 다른 주변장치의 데이터를 받아 연산을 수행할 수 있게 되어, 동작속도를 향상시킴과 아울러 장치의 효율성을 향상시키는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data processing circuit. In the conventional data processing circuit, since the central processing unit, which is a high speed device, operates in accordance with the operation of a memory, which is a relatively low speed device, while the data is read from the memory, the operation speed decreases. In consideration of such a problem, the present invention provides a central operation including a cache memory, a write buffer, and an operation unit to receive data of a memory or data of a peripheral device and perform calculation according to a specific program to output the operation result data to the memory or the peripheral device again. A data processing circuit comprising a processing device, wherein the central processing unit stores data of a memory which is the relative low speed device, and outputs the data stored in the operation unit to the operation unit when the storage is completed, thereby providing a relative high speed device. By further comprising a read buffer that allows the operation unit to perform other operations while the data in the memory is input, it is possible to receive the data of other peripheral devices while performing the operation while the data in the memory is stored in the read buffer Improve the speed of operation The effect of improving.
Description
본 발명은 데이터 처리 회로에 관한 것으로, 특히 중앙처리장치와 메모리를 포함하는 구조의 데이터 처리 회로에서 메모리의 데이터를 중앙처리장치에서 읽어올 때 버퍼를 사용하여 동작속도를 향상시킨 데이터 처리 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data processing circuit, and more particularly, to a data processing circuit in which an operation speed is improved by using a buffer when reading data from a memory from a central processing unit in a data processing circuit including a central processing unit and a memory. will be.
일반적으로, 데이터 처리 회로에 포함되는 중앙처리장치는 그 동작속도가 빠르며, 이에 비해 메모리의 동작속도는 느리게 되어, 쓰기버퍼를 사용하여 일단 중앙처리장치의 데이터를 쓰기버퍼에 저장하고, 그 중앙처리장치는 메모리에 데이터를 저장한 것으로 판단한다. 이와 같이 판단된 후에 그 중앙처리장치는 다른 연산을 수행하며, 상기 쓰기버퍼에 저장한 데이터는 메모리에 저장된다. 이와 같은 과정으로, 중앙처리장치를 포함하는 데이터 처리 회로의 동작 일부는 상기 중앙처리장치의 동작속도에 맞춰 동작이 이루어지나, 반대로 메모리에 저장된 데이터를 중앙처리장치에서 읽어올 경우에는 메모리의 데이터가 모두 중앙처리장치에 입력될 때까지 다른 처리를 하지 않고 대기상태에 있게 되며, 이와 같은 종래 데이터 처리 회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In general, the central processing unit included in the data processing circuit has a high operation speed, whereas the operation speed of the memory is slow, and the data of the central processing unit is stored in the write buffer once using the write buffer, and the central processing is performed. The device determines that the data is stored in the memory. After the determination is made, the CPU performs another operation, and the data stored in the write buffer is stored in the memory. In this process, a part of the operation of the data processing circuit including the central processing unit is operated according to the operation speed of the central processing unit. On the contrary, when the data stored in the memory is read from the central processing unit, the data of the memory is stored. All of them are in a standby state without any other processing until they are inputted to the central processing unit. The conventional data processing circuit will be described in detail with reference to the accompanying drawings.
도1은 종래 데이터 처리 회로의 블록도로서, 이에 도시한 바와 같이 메모리(2)를 통해 데이터를 입력받아 필요한 연산을 수행하며, 그 연산결과를 다시 버스(BUS)를 통해 상기 메모리(2)에 저장하며, 그 연산결과를 다수의 입출력부(I/01~I/On)를 통해 외부의 주변기기에 인가함으로써, 그 주변기기의 동작을 제어하는 중앙연산처리부(1)로 구성되며, 그 중앙연산처리부(1)는 상기 버스(BUS)와의 인터페이스를 위한 인터페이스부(3)와; 상기 인터페이스부(3)를 통해 입출력되는 데이터를 일시저장하는 캐쉬메모리(4)와; 상기 인터페이스부(3)를 통해 입력된 상기 메모리(2)의 데이터를 저장하고, 특정한 요구가 있을 때 출력하는 읽기버퍼(5)와; 상기 캐쉬메모리(4)와 읽기버퍼(5)를 통해 입력된 데이터를 특정 프로그램에 따라 연산하여 다시 캐쉬메모리(4)를 통해 출력하는 연산부(6)로 구성된다.FIG. 1 is a block diagram of a conventional data processing circuit. As shown in FIG. 1, data is input through the memory 2 to perform a necessary operation, and the result of the operation is transferred back to the memory 2 through a bus. And a central operation processor (1) for controlling the operation of the peripheral device by applying the operation result to an external peripheral device through a plurality of input / output units (I / 01 to I / On). (1) an interface unit (3) for interfacing with the bus (BUS); A cache memory 4 for temporarily storing data input and output through the interface unit 3; A read buffer (5) which stores data of the memory (2) input through the interface unit (3) and outputs it when there is a specific request; Comprising an operation unit 6 for calculating the data input through the cache memory 4 and the read buffer 5 in accordance with a specific program and outputs again through the cache memory (4).
이하, 상기와 같은 종래 데이터 처리 회로의 동작을 설명한다.The operation of the above conventional data processing circuit will be described below.
먼저, 상기 중앙연산처리부(1)내의 연산부(6)는 그 동작속도가 빠르며, 외부의 메모리(2)는 상대적으로 그 동작속도가 느리기 때문에 그 연산부(6)에서 필요한 데이터를 상기 메모리(2)에서 읽어오는 경우, 상기 메모리(2)의 특정 어드레스를 억세스하는 캐쉬메모리(2)의 어드레스신호에 따라 상기 메모리(2)의 데이터는 버스(BUS)와 인터페이스부(3)를 통해 상기 캐쉬메모리(2)를 통해 연산부(6)에 입력된다. 이와 같이 연산에 필요한 데이터가 모두 연산부(6)에 입력될 때까지 상기 연산부(6)는 다른 동작을 수행할 수 없다. 다시말해서, 다수의 입출력부(I/O1~I/On)를 통해 입력되는 데이터를 처리할 수 없는 대기상태가된다.First, since the operation unit 6 in the central processing unit 1 has a high operation speed, and the external memory 2 has a relatively low operation speed, data necessary for the operation unit 6 is stored in the memory 2. When reading from, the data of the memory 2 is transferred via the bus and the interface unit 3 according to the address signal of the cache memory 2 that accesses a specific address of the memory 2. It is input to the calculating part 6 through 2). In this way, the calculation unit 6 cannot perform other operations until all data necessary for the operation is input to the operation unit 6. In other words, there is a standby state in which data input through the plurality of input / output units I / O1 to I / On cannot be processed.
그 다음, 상기 메모리(2)의 데이터를 모두 입력받은 연산부(6)는 연산을 수행하여 그 결과를 다시 쓰기버퍼(5)를 통해 버스(BUS)로 출력한다. 이때, 상기 언급한 바와 같이 메모리(2)의 동작속도는 상대적으로 느리므로, 연산부(6)는 연산결과데이터를 상기 쓰기버퍼(5)에 쓰는 것으로, 메모리의 특정어드레스에 연산결과데이터를 저장한 것으로 판단하여, 다른 연산동작을 수행한다.Next, the calculation unit 6 which has received all the data of the memory 2 performs an operation and outputs the result back to the bus through the write buffer 5. At this time, as mentioned above, since the operation speed of the memory 2 is relatively slow, the operation unit 6 writes the operation result data to the write buffer 5, and stores the operation result data in a specific address of the memory. It judges that it performs, and performs another operation operation.
그 다음, 상기 쓰기버퍼(5)에 저장된 연산결과데이터는 입출력부(I/O1~I/On)를 통해 외부로 출력되거나, 상기 메모리(2)의 특정 어드레스에 저장된다.Next, the operation result data stored in the write buffer 5 is output to the outside through the input / output units I / O1 to I / On or stored at a specific address of the memory 2.
이와 같이 연산결과를 메모리(2)에 저장하는 경우, 중앙연산처리부(1)는 쓰기버퍼(5)를 두어 동작속도가 다른 두 장치의 시간적차이를 극복하여 고속동작을 꾀하였다.In the case of storing the calculation result in the memory 2 as described above, the central processing unit 1 has a write buffer 5 to overcome the time difference between two devices having different operating speeds, thereby achieving high speed operation.
그러나, 상기와 같은 종래 데이터 처리 회로는 메모리로부터 데이터를 읽어오는 동안에는 고속장치인 중앙연산처리부가 상대적인 저속장치인 메모리의 동작에맞춰 동작하므로, 동작속도가 감소하는 문제점이 있었다.However, the conventional data processing circuit as described above has a problem in that the operation speed decreases because the central processing unit, which is a high speed device, operates in accordance with the operation of the memory, which is a relatively low speed device, while reading data from the memory.
이와 같은 문제점을 감안한 본 발명은 읽기동작에서도 중앙연산처리부가 메모리의 데이터가 모두 입력되는 것을 기다리지않고, 그 메모리의 데이터가 모두 입력될 때까지 다른 연산동작을 수행할 수 있는 데이터 처리 회로를 제공함에 그 목적이 있다.In view of the above problems, the present invention provides a data processing circuit capable of performing other arithmetic operations until all data in the memory is input, without waiting for the central processing unit to input all the data in the memory even in the read operation. The purpose is.
도1은 종래 데이터 처리 회로도.1 is a conventional data processing circuit diagram.
도2는 본 발명 데이터 처리 회로도.2 is a data processing circuit diagram of the present invention;
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
1:중앙연산처리부 2:메모리1: Central computation processor 2: Memory
3:인터페이스부 4:캐쉬메모리3: Interface section 4: Cache memory
5:쓰기버퍼 6:연산부5: Write buffer 6: Computation part
7:읽기버퍼7: Read buffer
상기와 같은 목적은 메모리의 데이터 또는 주변장치의 데이터를 입력받아 특정 프로그램에 따라 연산하여 다시 메모리 또는 주변장치에 연산결과데이터를 출력하도록, 캐쉬메모리와 쓰기버퍼 및 연산부를 포함하는 중앙연산처리장치를 포함하는 데이터 처리 회로에 있어서, 상기 중앙연산처리장치는 상기 상대적인 저속장치인 메모리의 데이터를 저장하고, 그 저장이 완료되면 상기 연산부에 그 저장된 데이터를 연산부로 출력하여, 상대적인 고속장치인 연산부에서 메모리의 데이터가 입력되는 동안 다른 연산을 수행할 수 있도록 하는 읽기버퍼를 더 포함하여 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The purpose of the above is to provide a central processing unit including a cache memory, a write buffer and a calculation unit to receive the data of the memory or the data of the peripheral device to operate in accordance with a specific program to output the operation result data to the memory or peripheral device again. In the data processing circuit comprising, the central processing unit stores the data of the memory of the relatively low speed device, and when the storage is completed, outputs the stored data to the operation unit to the operation unit, the memory in the operation unit is a relatively high speed device It is achieved by further comprising a read buffer to perform other operations while the data of the input is described in detail with reference to the accompanying drawings, the present invention as follows.
도2는 본 발명 데이터 처리 회로의 블록도로서, 이에 도시한 바와 같이 도1에 도시한 종래의 기술구성에서, 중앙연산처리부(1)내에 메모리(2)의 데이터가 모두 입력될 때까지 저장하는 읽기버퍼(7)를 더 포함하여 구성된다.FIG. 2 is a block diagram of the data processing circuit of the present invention. As shown in FIG. 1, in the prior art configuration shown in FIG. 1, the data processing circuit stores the data until the data of the memory 2 is input into the central processing unit 1. FIG. It further comprises a read buffer (7).
이하, 상기와 같은 본 발명 데이터 처리 회로의 동작을 설명한다.The operation of the data processing circuit of the present invention as described above will be described below.
먼저, 연산부(6)의 요구에 따라 메모리(2)의 특정어드레스에 저장된 데이터가 버스(BUS)를 통해 출력되면, 이는 인터페이스부(3)를 통해 상기 읽기버퍼(7)에 저장된다. 이때, 연산부(6)는 그 상대적으로 저속동작을 하는 메모리(2)의 데이터가 상기 읽기버퍼(7)에 저장되는 동안 다른 주변장치의 데이터를 입력받아 처리함이 가능하다.First, when data stored in a specific address of the memory 2 is output via the bus BUS in response to a request of the calculation unit 6, it is stored in the read buffer 7 through the interface unit 3. In this case, the calculation unit 6 may receive and process data of another peripheral device while the data of the memory 2 having relatively low speed operation is stored in the read buffer 7.
그 다음, 상기 읽기버퍼(7)에 필요한 메모리(2)의 데이터가 모두 저장되면, 그 데이터는 연산부(6)에 입력되어 연산되며, 이 연산의 결과인 연산결과데이터는 쓰기버퍼(5)에 저장되고, 종래와 동일하게 그 연산부(6)는 쓰기버퍼(5)에 연산결과데이터가 저장되면, 메모리(2)에 저장된 것으로 인식하여 다른 연산을 수행하며, 쓰기버퍼(5)에 저장된 연산결과데이터는 저속동작을 하는 메모리(2)에 저장된다.Then, when all the data of the memory 2 required for the read buffer 7 are stored, the data is inputted to the operation unit 6 and operated, and the operation result data resulting from this operation is written to the write buffer 5. When the operation result data is stored in the write buffer 5, the operation unit 6 recognizes that the operation result data is stored in the memory 2 and performs another operation. The operation result stored in the write buffer 5 is stored. Data is stored in the memory 2 which operates at low speed.
상기한 바와 같이 본 발명 데이터 처리 회로는 읽기버퍼를 두어 상대적으로 저속동작을 하는 메모리로부터 데이터를 읽어오는 경우에 그 메모리의 데이터가 읽기버퍼에 저장되는 동안 다른 주변장치의 데이터를 받아 연산을 수행할 수 있게 되어, 동작속도를 향상시킴과 아울러 장치의 효율성을 향상시키는 효과가 있다.As described above, when the data processing circuit reads data from a memory having a relatively low speed operation with a read buffer, the data processing circuit may receive data from another peripheral device while performing data operation while the data of the memory is stored in the read buffer. It is possible to improve the speed of operation and to improve the efficiency of the device.
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|---|---|---|---|
| KR1019980037574A KR100336743B1 (en) | 1998-09-11 | 1998-09-11 | Processing circuit for data |
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Citations (2)
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|---|---|---|---|---|
| KR940002690A (en) * | 1992-07-30 | 1994-02-17 | 이헌조 | One-time input / output data recording system |
| KR950001483A (en) * | 1993-06-30 | 1995-01-03 | 김광호 | Instruction prefetcher |
-
1998
- 1998-09-11 KR KR1019980037574A patent/KR100336743B1/en not_active IP Right Cessation
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| KR940002690A (en) * | 1992-07-30 | 1994-02-17 | 이헌조 | One-time input / output data recording system |
| KR950001483A (en) * | 1993-06-30 | 1995-01-03 | 김광호 | Instruction prefetcher |
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| KR20000019461A (en) | 2000-04-15 |
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