JPH01311472A

JPH01311472A - 再生装置の復調回路

Info

Publication number: JPH01311472A
Application number: JP14047488A
Authority: JP
Inventors: Masaharu Kizaki; 木崎　雅治; Takashi Moto; 本　貴司
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1988-06-09
Filing date: 1988-06-09
Publication date: 1989-12-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、磁気テープを用いて画像データを記録再生
する再生装置の復調回路に関する。

［従来や技術］近年、携帯用カセットテープレコーダが普及している。

このカセットテープレコーダはオーディオ用のコンパク
トカセットテープを用いたものであって音声しか聞くこ
とができないが、これに音声だけでなく映像も表示させ
たいという要望がある。例えば、音楽に合わせて歌手の
顔やイメージ画像を表示させたり、英会話の例文を表示
させたりすることが考えられる。そのために１／２イン
チ幅の磁気テープを用いたいわゆるＶＴＲを合体するこ
とも考えられるが、それでは装置が大形化してしまうた
め、コンパクトカセットテープに画像を記録することが
望ましい。これは、テープの容量から考えると静止画の
間欠記録であれば技術的には可能である。

［発明が解決しようとする課題］しかして、磁気テープにデジタルデータを記録し、それ
を再生するとき、符号量干渉やドロップアウト等のため
に正規の再生信号が得られない場合がある。一般にデジ
タル磁気記録装置においては、１ビツトのエラーでもデ
ータの意味はまったく変わってしまうので、厳密な波形
成形が必要であり、種々の波形等化回路が提案されてい
る。

これに対し、画像信号を記録する場合は多少のとットエ
ラーは視覚上問題ないが、画像信号は情報量が多いため
に極めて速いデータ転送速度が要求される。しかしなが
ら、従来は精度を重視しているため、転送速度が遅いと
いう問題があった。

例えば、コンピュータの分野では一般に転送速度は２０
００〜９６００ｂｐｓ程度であるが、画像信号を記録す
る場合には５００００ｂｐｓ以上の転送速度が要求され
る。

この発明は上記のような実情に鑑みてなされたもので、
転送スピードを優先した簡易型の再生装置の復調回路を
提供することを目的とする。

［課題を解決するための手段及び作用］この発明は、コ
ンパクトカセットテープにテレビ映像信号と音声信号と
を共に記録し、再生映像信号を液晶表示パネルに表示し
、音声をスピーカから放音する再生装置の復調回路にお
いて、ＰＷＭ化された再生信号のパルス幅をパルス幅カ
ウンタによりカウントし、このカウント数から再生信号
をｎビットのデジタルデータに復調すると共に、再生信
号の基本周期を基本周期カウンタでカウントし、このカ
ウント数から復調されたデジタルデータの補正を行なう
必要があるか否か、また必要がある場合にはプラス／マ
イナスどちらの方向に補正を行なえばよいかを判断し、
その判断結果に従って復調されたデジタルデータの補正
を実行することにより、元の記録前のＰＷＭ信号に忠実
なＰＷＭ信号を再生信号から復調することができるよう
にしたものである。

［実施例］以下本発明を、コンパクトカセットテープによるテープ
レコーダ部と液晶表示パネルによる液晶テレビ部とを備
え、カセットテープにテレビ映像信号と音声信号とを共
に記録し、再生映像信号を液晶表示パネルに表示し、音
声をスピーカから放音する記録再生装置に適用した場合
の一実施例について図面を参照して説明する。

まず第１図乃至第６図により本発明の記録再生装置のカ
セットテープの記録及び再生のフォーマットを説明す、
る。

第１図はＴＶ放送を受信して得たカラー映像信号のサン
プリング状態を示すものである。同図（ａ）（ｂ）に示
すように１／６０秒に１枚の割合いで得られる１画面（
ＩＶ）分の映像信号は、例えば液晶表示パネルの表示ド
ツト数を縦２２４×横１４４ドツトとすると、その２６
２．５本の水平走査線の上下台２０本弱をカットし、第
１図（ｃ）に示すように２２４本を有効な映像信号とし
て使用する。この場合、−本の水平操作時間ＩＨは第１
図（ｄ）に示すように１／１５７５０秒（−１６０Ｘ　
　１２Ｂ２．５）となる。このＩＨ間の映像信号から、
上記液晶表示パネルの水平方向ドツト数１４４Ｘ３　（
ＲＧＢ）で求められる４３２個のデータをサンプリング
し、ＰＷＭ化するもので、その時のサンプリング周波数
は第１図（ｆ）に示す如＜６．８ＭＨｚとなる。また、
この時の量子化ビット数は３であり、８段階の階調を示
す。

第１図（ｅ）はこうして得られた色毎の映像データｒＲ
ＩＪ　ｒＧＩＪ　ｒＢＩＪ　ｒＲ２Ｊ　ｒＧ２ＪｒＢ２
Ｊ　　ｒＲ３Ｊ　　ｒＧ３Ｊ　　ｒＢ３Ｊ・・・・・・
ｒＲｌ、４４Ｊ　　ｒＧ１４４Ｊ　　ｒＢ１４４Ｊを示
すもので、得られたデータは図示の如く２列のデータ列
として次段の処理回路に送られる。

第２図は上記第１図でのサンプリングにより得られた映
像データのカセットテープへの記録フォーマットを示す
ものである。従来のオーディオ用のカセットテープはヘ
ッド方式が４トラツク２チヤンネルであり、これをＡ／
８両面で記録／再生を行なっていたが、ここでは映像の
トラックも合わせて４トラツク４チヤンネルとし、カセ
ットテープを片面のみで記録／再生させる。これは、１
トラツクを音声用、残る３トラツクを映像用として用い
るか、あるいは２トラツクをステレオ音声用、２トラツ
クを映像用として用いるものである。

第２図は４トラツクのうちの１トラツクを音声用、３ト
ラツクを映像用として用いた場合のトラック構成を示す
ものである。同図（Ａ）に示すように第１トラツクに音
声データが、第２トラ・ツクにカラー映像データのうち
のＲ情報が、第３トラツクに同Ｇ情報が、そして、第４
トラツクに同Ｂ情報が記録される。第２〜第４トラツク
のＲＧＢの各情報は以下に示すデータフォーマットとな
る。すなわちＲＧＢの各情報はそれぞれＩＨ分のデータ
（横１列１４４ドツト分）Ｘ２４４個をヘッダ及びセパ
レータと呼ばれる区分用のデータを介在させて区分しな
がら図示の如くに配列し、１画面分のデータとするもの
である。各ＩＨデータ内においては、第２図ＣＢ）に示
すように１４４ドツト分のデータＲ１〜Ｒ１４４，Ｇｌ
〜Ｇ１４４゜８１〜Ｂ１４４が各トラック毎に順次記録
される。

これら各ドツトデータは、上記したように３ビツト８階
調のＰＷＭ信号で記録される。

第３図は上記ヘッダの信号構成を示すものである。ヘッ
ダはそのトラックに記憶される１画面分の映像データ（
１ｖ）の先頭に位置するよう付されるもので、第３図（
ａ）に示すように４ｋＨｚのパルスと８　ｋ　Ｈｚのパ
ルス及び４ｋＨｚのパルスの組合わせで構成される。す
なわち、始めの４ｋＨｚのパルスが第３図（ｂ）に示す
ように各１７２のデユーティ比で８発、続＜　８　ｋ　
Ｈｚのパルスが第３図（Ｃ）に示すように各１／２のデ
ユーティ比で４発、最後に４ｋＨｚのパルスが第３図（
ｄ）に示すように各１／２のデユーティ比で４発となる
ものである。

第４図は上記セパレータの信号構成を示すものである。

セパレータはそのトラックに記憶されるＩＨデータの後
に付され、次にくるデータとの区分を行なうためのもの
で、第４図（ａ）に示すように４ｋＨｚのパルスのみで
構成される。すなわち、第４図（ｂ）に示すように４発
の連続した４ｋＨｚのパルスからなるものである。

続く第５図に上記映像データの信号波形を示す。

上記した如く映像信号は３ビツト８階調のＰＷＭＩＪ号
でその基本周波数ｆ。−８ｋ　Ｈｚである。

また、上記第２図ではテープに記録する４トラツクのう
ちの１トラツクを音声用、残る３トラックを映像用とし
て用いる場合を示したが、２トラツクをステレオ音声用
、２トラツクを映像用として用いてもよい。この場合、
第６図（Ａ）に示すように第１トラツクに右（Ｒ）チャ
ンネルの音声データが、第２トラツクに左（Ｌ）チャン
ネルの音声データが、第３トラツク、第４トラツクに上
記第３図、第４図で示したヘッダ、セパレータをそれぞ
れ介在して上記第１図（ｅ）で示した配列でのカラー映
像データがそれぞれ記録される。このようにすれば、一
画面分の映像データに要するテープ長が上記第２図で示
した例の３７２倍になるために静止画像１枚の表示時間
も３／２倍となるが、音声をステレオで聞くことが可能
であり、音声多重放送の番組等に対応できる。

さて、次に上記のような記録されたデータを再生する際
に、再生出力されるデータを記録前のＰＷＭ信号に復調
する復調回路の構成を示す。

第７図は復調回路の概略構成を示すもので、テープから
再生される３ビツトのＰＷＭ信号による再生テープデー
タ７１はまずＦ　／　Ｆ　７２のＤ端子に入力される。

このＦ　／　Ｆ　７２には装置全体の基本クロックとな
るクロックパルスＣＫＩが動作クロックとして人力され
、Ｑ端子からの出力ａはアンド回路７３、ラッチ回路７
４及びＦ　／　Ｆ　７５のリセット端子に、Ｑ端子から
の出力はノア回路７６にそれぞれ送られる。このノア回
路７６にはまた、装置全体の基本クロックとなるもう１
つのクロックパルスＣＫ２により動作するラッチ回路７
４からの出力が入力されるもので、その出力すは８段バ
イナリカウンタ７７、アンド回路７８．７９に送られる
。アンド回路７３にはまたクロックパルスＣＫ２が入力
され、その出力が上記８段バイナリカウンタ７７にカウ
ントクロックとして送出される。Ｆ　／　Ｆ　７５は１
段のバイナリカウンタを構成するもので、そのＱ端子か
らの出力はアンド回路８０〜８３及び上記アンド回路７
８に、Ｑ端子からの出力は自己のＤ端子とラッチ回路８
４、上記アンド回路７９及びアンド回路８５〜８８にそ
れぞれ送られる。上記８段バイナリカウンタ７７はノア
回路７６からの信号によりリセットされ、アンド回路７
３を介して送られてくるクロックパルスＣＫ２をカウン
トするもので、その８ビツトのカウント値はパルス発生
回路８９に読出される。パルス発生回路８９は８段バイ
ナリカウンタ７７のカウント値がｒ４６Ｊ　ｒ５６Ｊ　
ｒ６６Ｊ　ｒ７６Ｊ　ｒ８６Ｊｒ９６Ｊ　　ｒ１０６Ｊ
となった際にワンパルスｄを上記アンド回路８１．　Ｈ
に出力する。上記アンド回路７８の出力は８段バイナリ
カウンタ９０のリセット端子、ノア回路９１．９２及び
３段バイナリカウンタ９３のリセット端子に送られる。

上記アンド回路７９の出力は８段バイナリカウンタ９４
のリセット端子、ノア回路９５．９６及び３段バイナリ
カウンタ９７のリセット端子に送られる。上記アンド回
路８０にはクロックパルスＣＫ２が入力され、その出力
は上記８段バイナリカウンタ９０にカウントクロックと
して送出される。８段バイナリカウンタ９０はアンド回
路７８からの信号によりリセ・ントされ、アンド回路８
０を介して送られてくるクロックパルスＣＫ２をカウン
トするもので、その８ビツトのカウント値はパルス発生
回路９８に読出される。パルス発生回路９８は８段バイ
ナリカウンタ９０のカウント値がｒ１４０Ｊとなった際
にワンパルスｈをノア回路１００に、ｒ１８０Ｊとなっ
た際にワンパルスｇをノア回路９９に出力する。上記ア
ンド回路８５にはクロックパルスＣＫ　２が人力され、
その出力は上記８段バイナリカウンタ９４にカウントク
ロックとして送出される。８段バイナリカウンタ９４は
アンド回路７９からの信号によりリセットされ、アンド
回路８５を介して送られてくるクロックパルスＣＫ２を
カウントするもので、その８ビツトのカウント値はパル
ス発生回路１０１に読出される。パルス発生回路ｌｏｔ
は８段バイナリカウンタ９４のカウント値がｒ１４０Ｊ
となった際にワンパルスｊをノア回路１０３に、「１８
０」となった際にワンパルスｌをノア回路１０２に出力
する。上記ラッチ回路８４はクロックパルスＣＫ２によ
りＦ　／　Ｆ　７５のＱ端子からの出力をラッチし、ラ
ッチ回路１０４に送出する。ランチ回路１０４はクロッ
クパルスＣＫＩによりラッチ回路８４からの出力をラッ
チし、ノア回路１０５に出力する一方、反転出力をノア
回路１０６とラッチ回路１０７に送出する。ラッチ回路
１０７はクロックパルスＣＫ　２によりラッチ回路１０
４からの反転出力をラッチし、その出力をノア回路１０
５に、反転出力をノア回路１０６に送出する。そして、
ノア回路＋０５の出力ｅは上記ノア回路１０３　、９６
に、ノア回路１０６の出力ｆは上記ノア回路１００　、
９２に送られる。上記ノア回路１０口と９１．ノア回路
９９と９２、ノア回路１０３と９５、ノア回路１０２と
９６はそれぞれ互いの出力を入力することによりＦ／Ｆ
を構成するもので、ノア回路１００の出力にはアンド回
路８Ｂに、ノア回路９９の出カッは３段バイナリカウン
タ９３に、ノア回路９２の出力はアンド回路８７に、ノ
ア回路１０３の出力ｍはアンド回路８２に、ノア回路１
０２の出力ｎは３段バイナリカウンタ９７に、ノア回路
９６の出力はアンド回路８３にそれぞれ送出される。ア
ンド回路８１．８６の出力は共にノア回路１０８に入力
され、このノア回路１０８の出力がアンド回路１０９に
送られる。アンド回路１０９にはアンド回路８７の出力
も入力され、その出力０が上記３段バイナリカウンタ９
３にカウントクロックとじて送られる。また、アンド回
路８８．８２の出力は共にノア回路１１０に人力され、
このノア回路１１０の出力がアンド回路Ｉｌｌに送られ
る。アンド回路１１１にはアンド回路８３の出力も入力
され、その出力ｐが上記３段バイナリカウンタ９７にカ
ウントクロックとして送られる。３段バイナリカウンタ
９３は、アンド回路７８の出力によりリセットされ、ノ
ア回路９９の出力ｌによってアップカウント／ダウンカ
ウントを指定されてアンド回路１０９からの信号０をカ
ウントするもので、その３ビツトのカウント値ｑはＦ　
／　Ｆ　１１２に送られる。Ｆ　／　Ｆ　１１２は、上
記パルス発生回路１０１が８段バイナリカウンタ９４の
カウント値が「２０」となった際に出力する信号ｔによ
って３ビツトのカウント値ｑを読取り、インバータ回路
１１３を介して反転し、Ｄ１〜Ｄ３の３ビツトの出力デ
ータＵとして次段の処理回路に出力する。また、上記３
段バイナリカウンタ９７は、アンド回路７９の出力によ
りリセットされ、ノア回路１０２の出力ｎによってアッ
プカウント／ダウンカウントを指定されてアンド回路１
１１からの信号ｐをカウントするもので、その３ビツト
のカウント値ｒはＦ　／　Ｆ　１１４に送られる。Ｆ　
／　Ｆ　１１４は、上記パルス発生回路９８が８段バイ
ナリカウンタ９０のカウント値が「２０」となった際に
出力する信号Ｓによって３ビツトのカウント値ｒを読取
り、インバータ回路１１５を介して反転し、Ｄ１〜Ｄ３
の３ビツトの出力データＵとして次段の処理回路に出力
する。

ここで、上記回路に使用される基本クロックと録音時に
他の回路によって作成されるパルス幅変調データのタイ
ミングをＳ８図を用いて説明する。

同図で（ア）、（イ）に示すようにクロックパルスＣＫ
Ｉ、ＣＫ２は共に１．２８ＭＨｚの周波数を有し、１／
２周期の位相差を有する基本クロックである。このクロ
ックパルスＣＫ２の立上がりに同期して３ビツトのパル
ス幅変調データが作成されるもので、その１周期はクロ
ックパルスＣＫ２の１６０発分に相当する。第８図（つ
）〜（コ）に示すＰＷＭＩ〜８はそれぞれ３ビツトのデ
ータｒＯ（０００２）Ｊ〜ｒ７（ｌｌｌｚ）Ｊを変調し
たものであり、データｒ０００２Ｊを示すＰＷＭＩは第
８図（つ）の如くクロックＣＫ２の０〜３９発目まで“
Ｈ″レベル４０発０で“Ｌ″レベル立下がる。データｒ
００１２Ｊを示すＰＷＭ２は第８図（１）の如くクロツ
クＣＫ２の０〜４９発目まで“Ｈ°レベル、５０発０で
“Ｌ“レベルに立下がる。同様に３ビツトのデータの大
きさが増すに従ってクロックパルスＣＫ２を１０発ずつ
増した位置の立上がりに同期して“Ｈ“レベルから“Ｌ
°レベルに立下がり、データｒｌｌ１２Ｊを示すＰＷＭ
８は第８図（コ）に示すようにクロックＣＫ　２の０〜
１０９発目まで“Ｈ“レベル、１１０発目発目Ｌ″レベ
ル立下がる。

上記のように記録された３ビツトのデータが磁気テープ
に記録され、これを再生する場合、その動作は以下に示
すようになる。

まず、補正を必要としない正しいデータ長のＰＷＭデー
タが再生された場合について第９図の波形図を用いて説
明する。今、テープの再生を行なうことによって再生テ
ープデータ７１が入力され、Ｆ　／　Ｆ　７２で本回路
と同期合わせがなされた後に、第９図（１）に示すよう
なｒ３（０１１２）Ｊｒ４　（１００２）Ｊ　　ｒ７　
（１１１２）Ｊなるデータ列のＰＷＮｉ信号が得られた
ものとする。この始めのデータ「３」を示す信号ａがＦ
　／　Ｆ　７２から出力され、アンド回路７３、ラッチ
回路７４及びＦ／Ｆ７５に送られる。アンド回路７３は
データ「３」が“Ｈ“レベルである間、８段バイナリカ
ウンタ７７にクロックパルスＣＫ２を送出し続ける。こ
のデータの立上がりをラッチ回路７４、ノア回路７Ｂが
検出し、第９図（２）に示すワンパルス信号すを出力す
る。また、バイナリカウンタであるＦ　／　Ｆ　７５は
、このデータ「３」の立上がりの時点からデータの１周
期毎に“Ｈ°レベルと′Ｌ“レベルとを反転する第９図
（３）に示すような信号Ｃを出力する。この信号Ｃの反
転信号がラッチ回路８４゜１０４でクロックパルスＣＫ
２の１発分遅延された後にラッチ回路１０７とノア回路
１０５　、１００とを介することにより、結果として信
号Ｃの立上がりからクロックパルスＣＫ２の１発分遅延
された第９図（５）に示すようなワンパルス信号ｅと、
この信号ｅよりさらに上記信号ａの１周期分遅延された
第９図（６）ｌに示すようなワンパルス信号ｆとが得ら
れる。上記８段バイナリカウンタ７７では、アンド回路
７３の出力によりデータ「３」が“Ｈ＃レベルである間
のクロックパルスＣＫ２をカウントするもので、そのカ
ウント値は種々の条件により多少の変動はあるが上記第
８図（力）に示すように「７０」程度となる。このカウ
ント値はパルス発生回路８９に送られるもので、パルス
発生回路８９では８段バイナリカウンタ７７のカウント
値がｒ４６Ｊ　　ｒ５６Ｊ　　ｒ６６Ｊとなった際にそ
れぞれ第９図（４）に示す如くワンパルス信号ｄを出力
する。この３発のワンパルス信号ｄはＦ　／　Ｆ　７５
の出力信号Ｃによってゲートが開状態となっているアン
ド回路８１からノア回路１０８、アンド回路１０９を介
して第９図（１５）に示すような信号０として３段バイ
ナリカウンタ９３に送られる。３段バイナリカウンタ９
３．９７はノア回路７６の出力するワンパルス信号すに
よって上記８段バイナリカウンタ９０゜９４と同様、信
号ａの１周期毎に交互にリセットされるものである。こ
こで３段バイナリカウンタ９３がリセットされ、ノア回
路９９からの第９図（１２）に示す信号ノによりカウン
トアツプを指定された状態で信号Ｏが人力されると、３
段バイナリカウンタ９３は第９図（１７）に示すように
順次信号Ｏのパルスをカウントし、そのカウント値を「
０（０００２）Ｊからｒ３　（０１１２）Ｊとする。

３段バイナリカウンタ９３のカウント値はそのまま３ビ
ツトの信号ｑとしてＦ　／　Ｆ　１１２に送られる。

ところでこの間、アンド回路８０によってこのデータ「
３」の１周期分のクロックパルスＣＫ２の数が８段バイ
ナリカウンタ９０でカウントされるもので、パルス発生
回路９８はカウント値が「２０」ｒ１４０Ｊ及びｒ１８
０Ｊとなった時点でこれを検知し、ワンパルス信号を出
力する。ここでは、８段バイナリカウンタ９０がｒ１４
０Ｊとなった時点で第９図（８）に示すようにワンパル
ス信号りが出力され、ノア回路１００の出力信号ｋが“
Ｌ”レベルとなるが、その後に８段バイナリカウンタ９
０がｒ１６０Ｊとなった時点でアンド回路７８によって
リセットされるので、第９図（７）に示す如くワンパル
ス信号ｇは出力されない。

８段バイナリカウンタ９０のカウント値がｒ１６ＵＪと
なった時点で信号ａのデータが次のデータ「４」となっ
て再び反転し、“Ｈ゛レベルなると、データの立上がり
をラッチ回路７４、ノア回路７６が検出し、ワンパルス
信号すによって８段バイナリカウンタ？？、　’１４．
３段バイナリカウンタ９７をリセットする。８段バイナ
リカウンタ７７ではアンド回路７３の出力によりデータ
「４」が“Ｈ″レベルある間のクロックパルスＣＫ２を
カウントする。そのカウント値は条件により多少の変動
はあるが上記第８図（キ）に示すように「８０」程度と
なる。パルス発生回路８９は８段バイナリカウンタ７７
のカウント値がｒ４６Ｊ　　ｒ５６Ｊ　　ｒ６６Ｊ「７
６」となった際にそれぞれワンパルス信号ｄを出力する
。この４発のワンパルス信号ｄはＦ／Ｆ７５の出力信号
Ｃによってゲートが開状態となりているアンド回路８８
からノア回路１１０　、アンド回路１１１を介して信号
ｐとして３段バイナリカウンタ９７に送られる。３段バ
イナリカウンタ９７はノア回路７Ｇの出力するワンパル
ス信号すによって上記８段バイナリカウンタ９４と同様
、信号ａの１周期毎に交互にリセットされるものである
。ここで３段バイナリカウンタ９７がリセットされ、ノ
ア回路１０２からの第９図（１４）に示す信号ｎにより
カウントアツプを指定された状態で信号ｐが入力される
と、３段バイナリカウンタ９７は第９図（１８）に示す
ように順次信号ｐのパルスをカウントし、そのカウント
値をｒＯ（０００２）Ｊから「４（１００□）」とする
。３段バイナリカウンタ９７のカウント値はそのまま３
ビツトの信号ｒとしてＦ　／　Ｆ　１１４に送られる。

この間、アンド回路８５によってこのデータ「４」の１
周期分のクロックパルスＣＫ２の数が８段バイナリカウ
ンタ９４でカウントされるもので、パルス発生回路ｌｏ
ｔはそれぞれカウント値が「２０」ｒ１４０Ｊ及びｒ１
８０Ｊとなった時点でワンパルス信号を出力する。まず
、８段バイナリカウンタ９４が「２０」となるとパルス
発生回路１０１は第９図（２０）に示すような信号ｔを
Ｆ／Ｆ１１２に送出する。Ｆ　／　Ｆ　１１２はこの信
号ｔに従って３段バイナリカウンタ９３のカウント値で
ある前記データ「３」を読取る。このＦ　／　Ｆ　１１
２の読取ったデータがインバータ回路１１３で反転され
、第９図（２１）に示すように出力データＵとして次段
に送出される。次いで８段バイナリカウンタ９４のカウ
ント値がｒ１４０Ｊとなった時点で第９図（１０）に示
すようにワンパルス信号ｊが出力され、ノア回路１０３
の出力信号ｍが“Ｌルベルとなるが、その後に８段バイ
ナリカウンタ９４がｒ１６０Ｊとなった時点でアンド回
路７９によってリセットされるので、第９図（９）に示
す如くワンパルス信号ｉは出力されない。

８段バイナリカウンタ９０のカウント値がｒ１６０Ｊと
なった時点で信号ａのデータが次のデータ「７」となっ
て再び反転し、“Ｈ″レベルなると、データの立上がり
をラッチ回路７４、ノ子回路７Ｇが検出し、ワンパルス
信号すによって８段バ・ｒナリカウンタ７７．９０．３
段バイナリカウンタ９３をリセットする。８段バイナリ
カウンタ７７ではアンド回路７３の出力によりデータ「
７」がＨ“レベルである間のクロックパルスＣＫ２をカ
ウントする。そのカウント値は条件により多少の変動は
あるが上記第８図（コ）に示すようにｒｌｌＯＪ程度と
なる。パルス発生回路８９は８段バイナリカウンタ７７
のカウント値がｒ４６Ｊ　　ｒ５６Ｊ　　ｒ６６Ｊｒ７
６Ｊ　　ｒ８６Ｊ　　ｒ９６Ｊ　　ｒ１０６Ｊとなった
際にそれぞれワンパルス信号ｄを出力する。この７発の
ワンパルス信号ｄはＦ　／　Ｆ　７５の出力信号Ｃによ
ってゲートが開状態となっているアンド回路８１からノ
ア回路１０８、アンド回路１０９を介して信号０として
３段バイナリカウンタ９３に送られる。３段バイナリカ
ウンタ９３はノア回路７６の出力するワンパルス信号す
によってリセットされ、ノア回路９９からの信号ノによ
りカウントアツプを指定されており、この状態で信号０
が人力されると第９図（１７）に示すように順次信号０
のパルスをカウントし、そのカウント値をｒＯ（０００
□）」からｒ７（ｌｌ１２）Ｊとする。３段バイナリカ
ウンタ９３のカウント値はそのまま３ビツトの信号ｑと
してＦ　／　Ｆ　１１２に送られる。

この間、アンド回路８０によってこのデータ「７」の１
周期分の゛クロックパルスＣＫ２の数が８段バイナリカ
ウンタ９０でカウントされるもので、パルス発生回路９
８はそれぞれカウント値が「２０」ｒ１４０Ｊ及びｒ１
８０Ｊとなった時点でワンパルス信号を出力する。まず
、８段バイナリカウンタ９０が「２０」となるとパルス
発生回路９８は第９図（１９）に示すような信号ＳをＦ
　／　Ｆ　１１４に送出する。Ｆ　／　Ｆ　１１４はこ
の信号Ｓに従って３段バイナリカウンタ９７のカウント
値である前記データ「４」を読取る。このＦ　／　Ｆ　
１１４の読取ったデータがインバータ回路１１５で反転
され、第９図（２１）に示すように出力データＵとして
次段に送出される。次いで８段バイナリカウンタ９０の
カウント値がｒ１４０Ｊとなった時点で第９図（８）に
示すようにワンパルス信号りが出力され、ノア回路１０
０の出力信号ｋが“Ｌ”レベルとなり、３段バイナリカ
ウンタ９３がカウントダウン状態となる。

その後に８段バイナリカウンタ９０がｒ１６０Ｊとなっ
た時点でアンド回路７８によってリセットされルノで、
第９図（７）に示す如くワンパルス信号ｇは出力されな
い。。

上記のように記録されていたパルス幅変調データｒ３Ｊ
　　ｒ４Ｊ　　ｒ７Ｊが忠実に再生され、出力データＵ
として得られるものである。

′次に、ＰＷＭデータが時間的に長くなって再生された
場合の補正動作について第１０図を用いて説明する。今
、テープの再生を行なうことによって再生テープデータ
７１が人力され、Ｆ　／　Ｆ　７２で本回路と同期合わ
せがなされた後に、第１０図（１）に示すようなｒ３（
Ｏｌｌｚ）Ｊなるデータ長のＰＷＭ信号が得られたもの
とする。このＰＷＭ信号は正常なデータ長を破線で示す
如く、磁気テープの伸び等何らかの理由でデータ長が本
来より長くなった状態で再生されたものである。この信
号ａはアンド回路７３、ラッチ回路７４及びＦ　／　Ｆ
　７５に送られる。アンド回路７３はデータ「３」が′
Ｈ”レベルである間、８段バイナリカウンタ７７にクロ
ックパルスＣＫ２を送出し続ける。このデータの立上が
りをラッチ回路７４、ノア回路７Ｂが検出し、第１０図
（２）に示すワンパルス信号すを出力する。ワンパルス
信号すは８段バイナリカウンタ７７゜９０．３段バイナ
リカウンタ９３をリセットする。８段バイナリカウンタ
７７ではアンド回路７３の出力によりデータ「３」が′
Ｈ″レベルである間のクロックパルスＣＫ　２をカウン
トする。そのカウント値は本来は上記第８図（力）に示
すように「７０」であるが、ここでは前記の理由によっ
て例えば「８０」となるものとする。したがってパルス
発生回路８９は８段バイナリカウンタ７７のカウント値
がｒ４６Ｊ　　ｒ５６Ｊ　　ｒ６６Ｊ　　ｒ７６Ｊとな
った際にそれぞれワンパルス信号ｄを出力する。この本
来のデータに比して１発多い４発のワンパルス信号ｄは
Ｆ　／　Ｆ　７５の出力信号Ｃによってゲートが開状態
となっているアンド回路８１からノア回路１０８、アン
ド回路１０９を介して第１０図（１５）に示す信号０と
して３段バイナリカウンタ９３に送られる。

３段バイナリカウンタ９３はノア回路７６の出力するワ
ンパルス信号すによってリセットされ、ノア回路９９か
らの信号ノによりカウントアツプを指定されており、こ
の状態で信号Ｏが人力されると第１０図（１７）に示す
ように順次信号０のパルスをカウントし、そのカウント
値をｒＯ（０００□）」からｒ４（１００２）Ｊとする
。３段バイナリカウンタ９３のカウント値はそのまま３
ビツトの信号ｑとしてＦ　／　Ｆ　１１２に送られる。

この間、アンド回路８０によってこのデータ「４」の１
周期分のクロックパルスＣＫ　２の数が８段バイナリカ
ウンタ９０でカウントされるもので、パルス発生回路９
８はそれぞれカウント値が「２０」ｒ１４０Ｊ及びｒ１
８０Ｊとなった時点でワンパルス信号を出力する。まず
、８段バイナリカウンタ９０が「２０」となるとパルス
発生回路９８は第９図（１９）に示すような信号ＳをＦ
　／　Ｆ　１１４に送出する。Ｆ　／　Ｆ　１１４はこ
の信号Ｓに従って３段バイナリカウンタ９７のカウント
値である前の再生データを読取る。このＦ　／　Ｆ　１
１４の読取ったデータがインバータ回路１１５で反転さ
れ、出力データＵとして次段に送出される。次いで８段
バイナリカウンタ９０のカウント値がｒ１４０Ｊとなっ
た時点で第１０図（８）に示すようにワンパルス信号り
が出力され、ノア回路１００の出力信号ｋが“Ｌ″レベ
ルなり、３段バイナリカウンタ９３がカウントダウン状
態となる。この状態でその後に８段バイナリカウンタ９
０がｒ１８０Ｊとなると第１０図（７）に示すように信
号ｇが出力され、３段バイナリカウンタ９３がカウント
ダウンにより「−１」されてそのカウント値がｒ４　（
１００２）Ｊから本来のデータ長に対応するカウント値
「３（０１１２）Ｊとなる。

その後、この「３」に続く次のデータが再生テープデー
タ７１として入力され、ノア回路７６がその立上がりを
検出してワンパルス信号すを出力する。

ワンパルス信号すは８段バイナリカウンタ７７、９４．
３段バイナリカウンタ９７をリセットする。８段バイナ
リカウンタ７７ではアンド回路７３の出力により次のデ
ータが“Ｈ“レベルである間のクロックパルスＣＫ２を
カウントする。パルス発生回路８９は８段バイナリカウ
ンタ７７のカウント値に応じてワンパルス信号ｄを出力
する。このワンパルス信号ｄはＦ　／　Ｆ　７５の出力
信号Ｃによってゲートが開状態となっているアンド回路
８８からノア回路１１０、アンド回路１１１を介して信
号ｐとして３段バイナリカウンタ９７に送られる。３段
バイナリカウンタ９７は信号ｐが人力されると順次信号
ｐのパルスをカウントする。３段バイナリカウンタ９７
のカウント値はそのまま３ビツトの信号ｑとしてＦ／Ｆ
１！２に送られる。

この間、アンド回路８５によってこのデータの１周期分
のクロックパルスＣＫ２の数が８段バイナリカウンタ９
４でカウントされるもので、パルス発生回路１０１はカ
ウント値が「２０」となった時点で第１０図（２０）に
示すような信号ｔをＦ／Ｆ１．１２に送出する。Ｆ　／
　Ｆ　１１２はこの信号ｔに従って３段バイナリカウン
タ９３のカウント値である再生データ「３」を読取る。

このＦ　／　Ｆ　１１４の読取ったデータ「３」がイン
バータ回路１１３で反転され、第１０図（２１）に示す
如くデータ長が長くなってしまったことに対するマイナ
ス補正を施した出力データＵとして次段に送出される。

このようにして記録されていた本来よりもデータ長の長
いパルス幅変調データ「３」が始めは「４」と認識され
ながらも、マイナス補正により「３」として忠実に再生
され、出力データＵとして得られるものである。

次に、ＰＷＭデータが時間的に短くなって再生された場
合の補正動作について第１１図を用いて説明する。今、
テープの再生を行なうことによって再生テープデータ７
１が入力され、Ｆ／Ｆ、７２で本回路と同期合わせがな
された後に、第１１図（１）に示すようなｒ５　（１０
１２）Ｊなるデータ長のＰＷＭ信号が得られたものとす
る。このＰＷＭ信号は正常なデータ長を破線で示す如く
、何らかの理由でデータ長が本来より短くなった状態で
再生されたものである。この信号ａはアンド回路７３、
ラッチ回路７４及びＦ　／　Ｆ　７５に送られる。アン
ド回路７３はデータ「５」が“Ｈ”レベルである間、８
段バイナリカウンタ７７にクロックパルスＣＫ２を送出
し続ける。このデータの立上がりをラッチ回路７４、ノ
ア回路７Ｂが検出し、第１１図（２）に示すワンパルス
信号すを出力する。ワンパルス信号すは８段バイナリカ
ウンタ７７、９０．３段バイナリカウンタ９３をリセッ
トする。８段バイナリカウンタ７７ではアンド回路７３
の出力によりデータ「５」が“Ｈ”レベルである間のク
ロックパルスＣＫ２をカウントする。そのカウント値は
本来は上記第８図（り）に示すように「９０」であるが
、ここでは前記の理由によって例えば「８０」となるも
のとする。したがってパルス発生回路８９は８段バイナ
リカウンタ７７のカウント値がｒ４６Ｊ　　ｒ５６Ｊｒ
６６Ｊ　　ｒ７６Ｊとなった際にそれぞれワンパルス信
号ｄを出力する。この本来のデータに比して１発生ない
４発のワンパルス信号ｄはＦ　／　Ｆ　７５の出力信号
Ｃによってゲートが開状態となっているアンド回路８１
からノア回路１０８、アンド回路１０９を介して第１１
図（１５）に示す信号０として３段バイナリカウンタ９
３に送られる。３段バイナリカウンタ９３はノア回路７
６の出力するワンパルス信号すによってリセットされ、
ノア回路９９からの信号ノによりカウントアツプを指定
されており、この状態で信号Ｏが入力されると第１１図
（１７）に示すように順次信号Ｏのパルスをカウントし
、そのカウント値をｒｏ　（０００２）Ｊから「４（１
００２）Ｊとする。３段バイナリカウンタ９３のカウン
ト値はそのまま３ビツトの信号ｑとしてＦ　／　Ｆ　１
１２に送られる。

この間、アンド回路８０によってこのデータ「４」の１
周期分のクロックパルスＣＫ２の数が８段バイナリカウ
ンタ９０でカウントされるもので、パルス発生回路９８
はそれぞれカウント値が「２０」ｒ１４０Ｊ及びｒ１８
０Ｊとなった時点でワンパルス信号を出力する。８段バ
イナリカウンタ９０が「２０」となるとパルス発生回路
９８は第１１図（１９）に示すような信号ＳをＦ　／　
Ｆ　１１４に送出する。Ｆ　／　Ｆ　１１４はこの信号
Ｓに従って３段バイナリカウンタ９７のカウント値であ
る前の再生データを読取る。このＦ　／　Ｆ　１１４の
読取ったデータがインバータ回路１１５で反転され、出
力データＵとして次段に送出される。その後、８段バイ
ナリカウンタ９０のカウント値がｒ１４０Ｊとなる前に
このデータが終了し、この「３」に続く次のデータが再
生テープデータ７１として人力されるとする。したがっ
てパルス発生回路９８からの信号ｇ、ｈは第１１図（７
）、（８）に示す如く出力されず、３段バイナリカウン
タ９３はカウント値が「４」となったままでカウントア
ツプ状態である。

この状態で次のデータが人力されると、これに同期して
クロックパルスＣＫ２の１発分遅延したワンパルス信号
ｆがノア回路１０Ｂから出力され、これがノア回路ｇ２
、アンド回路１１１７．１０９を介して信号０として３
段バイナリカウンタ９３に入力される。３段バイナリカ
ウンタ９３はこの信号Ｏによりカウント値をｒ４　（１
００２）Ｊから「５（１０１２）Ｊとする。

８段バイナリカウンタ７７ではアンド回路７３の出力に
より次のデータが“Ｈ”レベルである間のクロックパル
スＣＫ２をカウントする。パルス発生回路８ｇは８段バ
イナリカウンタ７７のカウント値に応じてワンパルス信
号ｄを出力する。このワンパルス信号ｄはＦ　／　Ｆ　
７５の出力信号Ｃによってゲートが開状態となっている
アンド回路８８からノア回路ｌｌＯ、アンド回路ｉｌｌ
を介して信号ｐとして３段バイナリカウンタ９７に送ら
れる。３段バイナリカウンタ９７は信号ｐが入力される
と順次信号ｐのパルスをカウントする。３段バイナリカ
ウンタ９７のカウント値はそのまま３ビツトのｆｔ号ｑ
としてＦ　／Ｆ　１１２に送られる。

この間、アンド回路８５によってこのデータの１周期分
のクロックパルスＣＫ２の数が８段バイナリカウンタ９
４でカウントされるもので、パルス発生回路１０１はカ
ウント値が「２０」となった時点で第１１図（２０）に
示すような信号ｔをＦ　／　Ｆ　１１２に送出する。Ｆ
　／　Ｆ　１１２はこの信号ｔに従って３段バイナリカ
ウンタ９３のカウント値である再生データ「５」を読取
る。このＦ　／’Ｆ　１１４の読取ったデータ「５」か
インバータ回路１１３で反転され、第１１図（２１）に
示す如くデータ長が短くなってしまったことに対するプ
ラス補正を施した出力データＵとして次段に送出される
。

このようにして記録されていた本来よりもデータ長の短
いパルス幅変調データ「５」が始めは「４」と認識され
ながらも、プラス補正により「５」として忠実に再生さ
れ、出力データＵとして得られるものである。

しかして、本実施例によれば３トラツクで５秒間に（垂
直２２４ドツト）×（水平１４４ドツト）Ｘ＜ｉ色）×
（３ビツト）の情報量を記録するから、約５８０００ｂ
ｐｓの転送速度を実現することができ、コンピュータ分
野で実用化されている２０００〜９６００ｂｐｓをはる
かに上回る転送速度を得ることができる。

［発明の効果］以上詳記した如く本発明によれば、コンパクトカセット
テープにテレビ映像信号と音声信号とを共に記録し、再
生映像信号を液晶表示パネルに表示し、音声をスピーカ
から放音する再生装置の復調回路において、ＰＷＭ化さ
れた再生信号のパルス幅をパルス幅カウンタによりカウ
ントし、このカウント数から再生信号をｎビットのデジ
タルデータに復調すると共に、再生信号の基本周期を基
本周期カウンタでカウントし、このカウント数から復調
されたデジタルデータの補正を行なう必要があるか否か
、また必要がある場合にはプラス／マイナスどちらの方
向に補正を行なえばよいかを判断し、その判断結果に従
って復調されたデジタルデータの補正を実行することに
より、元の記録前のＰＷＭ信号に忠実なＰＷＭ信号を再
生信号から復調することができるようにしたので、高速
で再生信号に追従できるから、転送スピードを優先した
簡易型の再生装置の復調回路を提供することができる。

【図面の簡単な説明】

図面はこの発明の一実施例を示すものであって、第１図
乃至第６図は記録再生装置の記録フォーマットを示す図
、第７図は詳細な回路構成を示す図、第８図はＰＷＭ画
像データの波形を示す図、第９図は正常時の各信号波形
を示すタイミングチャート、第１０図及び第１１図は補
正時の各信号波形を示すタイミングチャートである。７２、７５．　１１２　、１１４・・・Ｆ／Ｆ、　７３
．７８〜８３．８５〜１ｉｆｔ、　＋０９　、　Ｉｌｌ
・・・アンド回路、７１・・・再生テープデータ、７４
．８４．１０４　、１０７・・・ラッチ回路、７６゜９
＋、　９２．９５．９６．９９．　１００　、　１０２
　、　１０３　、　１０５　。１０６　、１０８　、１１０　、・・・ノア回路、７７
、９０．９４・・・８段バイナリカウンタ、８９．９８
．１０１・・・パルス発生回路、９３．９７・・・３段
バイナリカウンタ、１１３゜１１５・・・インバータ回
路。出願人代理人　弁理士　鈴江武彦第１図（Ａ）１トラ、り　　　　　　　　　　　　　　　奮　声　　
ト　ラ　　ノ　り（ｃ）　１第３図第５図１トラツク　　　　　　　　　　　　音声データ　　Ｒ
（Ａ）ｌトラック　　　　　　　　　　　　　　　音声　ト　
ラ　・ノ　り第６図

Claims

【特許請求の範囲】ＰＷＭ化された再生信号のパルス幅をカウントするパル
ス幅カウント回路と、このパルス幅カウント回路によるカウント数により再生
信号をｎビットのデジタルデータに復調する復調手段と
、再生信号の基本周期をカウントする基本周期カウント回
路と、この基本周期カウント回路のカウント数により上記復調
手段で復調されたデジタルデータの補正の実行の有無及
び補正方向を判断する判断手段と、この判断手段の判断
結果に従って上記復調手段で復調されたデジタルデータ
を補正する補正手段とを具備したことを特徴とする再生装置の復調回路。