JP2674022B2 - ディジタル信号処理装置 - Google Patents

Description

【発明の詳細な説明】 以下、本発明を次の順序で説明する。 A.産業上の利用分野 B.発明の概要 C.従来の技術 D.発明が解決しようとする問題点 E.問題点を解決するための手段 F.作用 G.実施例 Ｇ−1. ディジタル信号記録再生システム（第２図） Ｇ−2. 信号フォーマット（第３図〜第８図） Ｇ−3. エンコーダ（第１図） Ｇ−4. デコーダ（第９図〜第10図） Ｇ−5. ダビング時（第11図） H.発明の効果 A.産業上の利用分野 本発明は、例えばコンパクトディスクに原盤作成時に
用いられるディジタル信号処理装置に関する。 B.発明の概要 本発明は、例えばコンパクトディスクの原盤作成時に
用いられるディジタル信号処理装置において、記録時の
データのインターリーブ長を複数種類選択的に切換える
ようにしたことにより、誤り訂正能力および記録時の同
時モニターの際の入出力端子におけるデータの時間差に
関するオーディオ用と非オーディオ用の両者の要求を同
時に満たすことができるようにしたものである。 C.従来の技術 現在普及しつつあるコンパクトディスク（CD）の原盤
作成時におけるカッティングは、通常、ディジタル信号
処理装置（いわゆるPCMプロセッサ）とVTR（ビデオテー
プレコーダ）とから成るディジタル信号記録再生システ
ムから再生されたディジタルデータを光学カッティング
装置に供給することにより行われる。上記ディジタル信
号記録再生システムにおいて、記録時には、入力データ
は誤り検出・訂正符号が付加され、インターリーブされ
た後、擬似ビデオ信号の形態とされて磁気テープ上に記
録される。また、再生時には、上記磁気テープより再生
された擬似ビデオ信号からデータが抽出され、このデー
タに対してデ・インターリーブや誤り訂正・補正等の処
理が施された後、出力データとして出力されるようにな
っている。このようなディジタル信号記録再生システム
に関しては、例えば特開昭58−48279〜48281号公報等に
記載されているような装置が提案されている。また、信
号フォーマットおよび再生データのデコード方法につい
ては、例えば特開昭54−75204号公報あるいは特開昭55
−3287号公報等に記載されているようなものが知られて
いる。更に、誤りの検出については、例えば特開昭61−
71478号公報、特開昭61−276175号公報あるいは特開昭6
1−80671号公報等に記載されているような方法が提案さ
れている。 D.発明が解決しようとする問題点 ところで、上述のようなディジタル信号記録再生シス
テムにおいては、コンパクトディスクに記録するデータ
すなわち取扱うデータがオーディオ用の音声データの場
合と、非オーディオ用例えばいわゆるCD−ROM用のコン
ピュータ等のデータの場合とでは要求される性能が異な
る。すなわち、オーディオ用としては、誤り訂正不能の
場合の補正（平均値補間や前値ホールド等）が有効であ
ることから、ほどほどの誤り訂正能力および強力な補正
能力が要求される。また、記録時の同時モニターを考慮
し、入出力端子におけるデータの時間差は少ない方が良
い。一方、非オーディオ用としては、誤り訂正不能の場
合の補正は無意味であることから、強力な誤り訂正能力
が要求される。また、入出力端子におけるデータの時間
差は多少有っても良い。 それら両者の要求を同時に満たすことは困難であり、
それぞれ別々のシステムを構成しなければならないとい
う問題点があった。 ところで、本発明はこのような従来の問題点に鑑みて
提案されたものであり、オーディオ用と非オーディオ用
の両者の要求を１台で同時に満たすことができるような
ディジタル信号処理装置を提供することを目的とする。 E.問題点を解決するための手段 本発明に係るディジタル信号処理装置は、前述した問
題点を解決するために、入力ディジタルデータを記憶す
るためのメモリと、上記入力ディジタルデータの書込み
アドレス信号を発生し、該書込みアドレス信号を上記メ
モリに供給する記録時書込みアドレス発生手段と、読出
しアドレス信号を発生し、当該読出しアドレス信号を上
記メモリに供給する記録時読出しアドレス発生手段と、
所定のインターリーブ長を有する第１のフォーマット、
又はインターリーブ長が上記第１のフォーマットより長
い第２のフォーマットのいずれかを指定するフォーマッ
ト切換信号が入力され、上記記録時読出しアドレス発生
手段又は上記記録時読出しアドレス発生手段に該フォー
マット切換信号を送る入力端子と、上記入力端子からの
フォーマット切換信号が供給されて上記第１、第２のフ
ォーマットのいずれかを示す制御情報を発生する制御情
報発生手段と、上記入力ディジタルデータに基づいてエ
ラー訂正用の情報を発生するエラー訂正用情報発生手段
と、上記メモリから読み出される入力ディジタルデータ
及び上記エラー訂正用情報が入力され、各入力タイミン
グで選択して出力する混合手段と、この混合手段からの
出力データに対して所定タイミングで上記制御情報を挿
入する制御情報挿入手段と、上記制御情報挿入手段の出
力データ中から上記制御情報を上記所定タイミングで抽
出する制御情報抽出手段と、上記制御情報が抽出された
後の上記混合手段からの出力に相当するデータを記憶す
るためのメモリと、上記データの書込みアドレス信号を
発生し、当該書込みアドレス信号を上記メモリに供給す
る再生時書込みアドレス発生手段と、読出しアドレス信
号を発生し、当該読出しアドレス信号を上記メモリに供
給する再生時読出しアドレス発生手段と、上記制御情報
抽出手段によって抽出された制御情報に基づいて上記再
生時の書込みアドレス又は読出しアドレスを切換える切
換制御手段と、上記メモリから読み出されたデータ中の
エラー訂正用情報に基づいて上記データに対するエラー
訂正処理を施すエラー訂正処理手段とを有することを特
徴としている。 F.作用 本発明によれば、記録時のデータのインターリーブ長
を複数種類選択的に切換えることにより、オーディオ用
と非オーディオ用の両者の要求が同時に満たされる。 G.実施例 以下、本発明の一実施例について図面を参照しながら
詳細に説明する。 Ｇ−1. ディジタル信号記録再生システム まず、ディジタル信号記録再生システムの全体構成に
ついて第２図を参照しながら説明する。このシステム
は、ディジタル信号処理装置10とVTR20とから構成され
ており、ディジタルデータおよびタイムコード（例えば
SMPTEタイムコードあるいはEBUタイムコード）の記録・
再生を行うものである。上記ディジタルデータおよびタ
イムコードの記録はフレーム単位で行われる。上記ディ
ジタル信号処理装置10は、第１および第２の入力端子1
1,12と、エンコーダ13と、デコーダ14と、第１および第
２の出力端子15,16とを有して成っている。また、上記V
TR20は、例えば525/30NTSCテレビジョン方式に対応する
ものであり、ビデオ信号入力端子21,ビデオ信号出力端
子22,タイムコード入力端子23,およびタイムコード出力
端子24を有している。 入力端子11に供給されたディジタルデータD_Iは、エン
コーダ13にて誤り訂正符号化されると共にインターリー
ブされ、複数ワード（本実施例においては、後述するよ
うに、5880ワード（１フレーム））ごとにブロック化さ
れ、伝送信号となる擬似ビデオ信号V_POが形成される。
この擬微ビデオ信号V_POは出力端子15から出力され、VTR
20のビデオ信号入力端子21に供給され、図示しない磁気
テープ上にビデオ信号として記録される。 上記VTR20により再生された擬似ビデオ信号V_PIはビデ
オ信号出力端子22から出力され、入力端子12に供給され
る。この擬似ビデオ信号V_PIはデコーダ14に供給され、
データ部分が取出された後、該データがデ・インターリ
ーブされると共に誤り訂正復号等の処理が行われ、出力
端子16より復元されたディジタルデータD₀が出力される
ようになっている。 ここで、記録時の上記インターリーブのインターリー
ブ長は複数種類（本実施例においては、２種類）選択的
に切換えられるようになっている。また、エンコーダ13
およびデコーダ14におけるデータの遅延量は、入力端子
11に供給されるディジタルデータD_Iと出力端子15から出
力される擬似ビデオ信号V_POに含まれる同一ワードの遅
延量と、入力端子12に供給される擬似ビデオ信号V_PIと
出力端子16から出力されるディジタルデータD₀に含まれ
る同一ワードの遅延量との和が記録時（エンコード時）
の上記ブロック化のブロック長（１フレーム）の整数倍
となるように設定されている。これらのインターリーブ
長の切換えおよびデータの遅延量の設定については、後
に詳述する。 また、端子31に供給されるタイムコードT_CIはそのま
まVTR20のタイムコード入力端子23に供給され、図示し
ない磁気テープ上に記録される。上記VTR20により再生
されたタイムコードT_COはタイムコード出力端子24から
出力され、これが端子32から出力されるようになってい
る。 なお、第２図においては図示を省略しているが、ディ
ジタル信号処理装置10内には、ダビング時にタイムコー
ドを所定フレーム遅延させるための遅延回路が設けられ
ている。これについては、後に第11図を参照しながら詳
述する。 Ｇ−2. 信号フォーマット 次に、信号フォーマットについて説明する。サンプリ
ング周波数は、44.1kHzと44.056kHzの２種類に対応して
おり、これによって擬似ビデオ信号の水平同期周波数お
よび垂直同期周波数と、データの転送レートが異ならさ
れている。すなわち、サンプリング周波数が44.1kHzの
場合には、水平同期周波数15.75kHz、垂直同期周波数60
Hz、転送レート3.5831Mbit/secとなっており、また、4
4.056kHzの場合には、水平同期周波数15.734kHz,垂直同
期周波数59.94Hz,転送レート3.5795Mbit/secとなってい
る。 １データブロックは、第３図（Ａ）あるいは第３図
（Ｂ）に示すように、12ワードから成っている。図中、
Ｒは右チャンネルのサンプルワードであり、Ｌは左チャ
ンネルのサンプルワードである。また、Ｐは誤り訂正の
ためのパリティチェックワードであり、ＣはCRCCによる
誤り検出ワードである。また、添字はワード番号を示し
ており、ｎ＝0,1,2,…である。各ワードはそれぞれ16ビ
ットから成っている。第３図（Ａ）に示す奇数ブロック
において、パリティチェックワードP_6nはサンプルワー
ドR_6n,L_6nより生成される。また、パリティチェックワ
ードP_6n+1はサンプルワードL_6n+1,R_6n+1より、パリティ
チェックワードP_6n+2はサンプルワードR_6n+2,L_6n+2より
それぞれ生成される。更に、第１行の誤り検出ワードC
_6nはサンプルワードR_6n,L_6n+1,R_6n+2より生成される。
また、第２行の誤り検出ワードC_6n+2はパリティチェッ
クワードP_6n,P_6n+1,P_6n+2より、第３行の誤り検出ワー
ドC_6n+1はサンプルワードL_6n,R_6n+1,L_6n+2よりそれぞれ
生成される。 第３図（Ｂ）に示す偶数ブロックにおいても、同様に
して、パリティチェックワードP_6n+3,P_6n+4,P_6n+5の生
成および誤り検出ワードC_6n+3,C_6n+5,C_6n+4の生成が行
われる。 ここで、本実施例におけるディジタル信号処理装置
は、インターリーブブロックの長さすなわちインターリ
ーブ長の異なる２種類のフォーマットを有しており、選
択的に切換えられるようになっている。２種類のうち従
来より使用されているフォーマット（以下、従来フォー
マットという。）は、インターリーブ長が35H（Ｈは水
平期間）であり、新しく提案されたフォーマット（以
下、従来フォーマットという。）は、インターリーブ長
が１フレーム（490H）となっている。 すなわち、従来フォーマットの場合、１インターリー
ブブロックは、第４図（Ａ）に示すように、上述した奇
数ブロックと偶数ブロックを交互に配置した35のデータ
ブロックから成っている。インターリーブは、第４図
（Ｂ）に示すように、第１ブロックから第35ブロックま
で、まず、第１行のワードが順次配列され、次に、第２
行のワードが、そして、最後に第３行のワードがそれぞ
れ順次配列されることにより行われる。インターリーブ
された各ワードは1Hに対して12ワードとして擬似ビデオ
信号が形成される。よって、１インターリーブブロック
全体（12×35＝420ワード）は、35Hに対応することにな
る。 また、新フォーマットの場合、１インターリーブブロ
ックは、第５図（Ａ）に示すよに、490のデータブロッ
クからなっており、インターリーブは、第５図（Ｂ）に
示すように、第１ブロックから第490ブロックまでの各
ワードが従来フォーマットの場合と同様に、順次配列さ
れることにより行われる。１インターリーブブロック全
体（12×490＝5880ワード）は、擬似ビデオ信号の１フ
レーム（490H）に対応することになる。上述した新フォ
ーマットは、インターリーブブロックが１フレームと長
いことから、バーストエラーに対する訂正能力は非常に
高くなっている。例えば、2/3フィールド（約163H）程
度データが欠落しても訂正可能である。 また、従来フォーマットでは、インターリーブ長が35
Hと短いことから、記録時の同時モニターの際の入出力
端子におけるデータの時間差は少ないが、新フォーマッ
トでは多少長くなっている。 従って、例えば、従来フォーマットをオーディオ用の
音声データの記録・再生に用い、新フォーマットを非オ
ーディオ用のコンピュータ等のデータの記録・再生に用
いることにより、オーディオ用と非オーディオ用の両者
の要求を同時に満たすことがきる。 なお、デ・インターリーブはインターリーブと逆の処
理により行われる。 擬似ビデオ信号の1H期間を第６図に示す。この第６図
における数値はビット長を表わしており、1H期間は63.4
92μsec（サンプリング周波数44.1kHzの場合）となって
いる。また、サンプリング周波数が44.056kHzの場合に
は、1H期間は63.556μsecとなる。各データはNRZ変調が
施されており、“0"は黒レベルに対応しており、“1"は
白レベルに対応している。1H期間における12ワードのデ
ータのうち初めの８ワード（128ビット）と残りの４ワ
ード（64ビット）の間には、１ビットのコントロールビ
ットが挿入されている。 上記擬似ビデオ信号の各フィールド（奇数フィールド
および偶数フィールド）は、第７図（Ａ）および（Ｂ）
に示すように、それぞれ垂直同期信号に先行する等化パ
ルス部分から始まっている。また、データエリアは、奇
数フィールドにおいては、第７図（Ａ）に示すように、
17番目の水平ラインから始まり、偶数フィールドにおい
ては、第７図（Ｂ）に示すように、17.5番目の水平ライ
ンから始まっている。また、上記データエリアは、各フ
ィールドにおいて、それぞれ245Hの期間を占めている。
すなわち、上記データエリアは、１フレームのうち490H
の期間を占めることになる。 ところで、1H中に１ビットずつ存在する上記コントロ
ールビットは、第８図に示すように、35Hすなわちb₀〜b
₃₄の35ビットを１ブロックとするものであり、最初のb₀
〜b₃の４ビットに対して次のような割合てがなされてい
る。 b₀…エンファシス ON:データ“0" OFF:データ“1" b₁…サンプリング周波数 44.1kHz:データ“0" 44.056kHz:データ“1" b₂…フォーマット 新フォーマット：データ“0" 従来フォーマット：データ“1" b₃…オーディオ／非オーディオ 非オーディオ：データ“0" オーディオ：データ“1" なお、残りのb₄〜b₃₄の31ビットに対しては割合ては
なされておらず、すべて“1"とされる。 Ｇ−3. エンコーダ 次に、上記エンコーダ13の具体的なブロック回路構成
の一例について第１図を参照しながら説明する。一対の
入力端子41,42には、左チャンネルのディジタルデータ
（サンプルワード）D_ILと右チャンネルのディジタルデ
ータ（サンブルワード）D_IRがそれぞれ供給され、これ
が例えば４インターリーブブロック分の容量を有するメ
モリ43に書込まれる。上記メモリ43には、書込みアドレ
スジェネレータ44および読出しアドレスジェネレータ45
からの各アドレス情報と、タイミングジェネレータ46か
らのタイミング信号とがそれぞれ供給され、書込み時お
よび読出し時のアドレスの制御とタイミングの制御が行
われるようになっている。上記書込みアドレスジェネレ
ータ44および読出しアドレスジェネレータ45は、端子47
より供給されるフォーマット切換信号F_SWによって、出
力するアドレス情報の切換え制御がなされる。なお、上
記書込みアドレスジェネレータ44および読出しアドレス
ジェネレータ45にも、タイミングジェネレータ46からタ
イミング信号がそれぞれ供給されている。 そして、上記メモリ43からデータが順次読出され誤り
訂正符号化されると共に、インターリーブが行われる。
すなわち、第４図あるいは第５図に示した例において
は、第１行については、まず、サンプルワードR₀が読出
され、これがMPX（マルチプレクサ）48によって選択さ
れる。次に、サンプルワードL₁が読出され、これが上記
MPX48によって選択される。次に、サンプルワードR₂が
読出され、これが上記MPX48によって選択される。これ
ら３つのサンプルワードR₀,L₁,R₂はCRCCジェネレータ49
に順次供給され、誤り検出ワードC₀が生成され、これが
上記MPX48によって次のタイミングで選択される。第１
行についての処理は上述のような動作がくり返し行われ
ることにより完了する。 第２行については、まず、サンプルワードR₀およびサ
ンプルワードL₀が同時に読出され、これらがパリティジ
ェネレータ50に供給され、パリティチェックワードP₀が
生成される。そして、このパリティチェックワードP₀が
上記MPX48によって選択される。次に、サンプルワードL
₁,R₁が同時に読出され、同様にしてパリティチェックワ
ードP₁が生成され、上記MPX48によって選択される。次
に、サンプルワードR₂,L₂が同時に読出され、同様にし
てパリティチェックワードP₂が生成され、上記MPX48に
よって選択される。これらの３つのパリティチェックワ
ードP₀,P₁,P₂はCRCCジェネレータ49に順次供給され、誤
り検出ワードC₂が生成され、これが上記MPX48によって
次のタイミングで選択される。第２行についての処理
は、上述のような動作がくり返し行われることにより完
了する。 第３行についての処理は、第１行の場合と同様であ
り、説明を省略する。なお、上記MPX48には、上記タイ
ミングジェネレータ46よりタイミング信号が供給されて
いる。 上記MPX48からの出力は、コントロールビットジェネ
レータ51から供給されるコントロールビットを挿入する
ためのコントロールビット挿入回路52を介して擬似ビデ
オ信号形成回路53に供給され、擬似ビデオ信号V_POとし
て出力端子54から出力されるようになっている。上記コ
ントロールビットジェネレータ51,コントロールビット
挿入回路52,および擬似ビデオ信号形成回路53には、上
記タイミングジェネレータ46よりタイミング信号がそれ
ぞれ供給されている。また、上記コントロールビットジ
ェネレータ51は、端子57より供給される上記フォーマッ
ト切換信号F_SWによって、出力するコントロールビット
の切換え制御がなされる。 このような構成を有するエンコーダ13においては、上
記フォーマット切換信号F_SWによって書込みアドレスジ
ェネレータ44,読出しアドレスジェネレータ45,およびコ
ントロールビットジェネレータ51の各動作が切換え制御
されるようになっており、インターリーブ長の異なる２
種類のフォーマット（従来フォーマットおよび新フォー
マット）に対する対応が図られている。 Ｇ−4. デコーダ 次に、上記デコーダ14の具体的なブロック回路構成の
一例について第９図を参照しながら説明する。入力端子
61にはVTR20より再生された擬似ビデオ信号V_PIが供給さ
れ、これがデータセパレータ62およびシンクセパレータ
63にそれぞれ供給される。上記データセパレータ62で
は、供給された擬似ビデオ信号V_PIからデータ部分（コ
ントロールビットを含む）の抽出が行われ、CRCCチェッ
カー64およびコントロールビット抽出回路65にそれぞれ
供給される。また、上記シンクセパレータ63では、供給
された擬似ビデオ信号V_PIから同期信号部分の抽出が行
われ、これがタイミングジェネレータ66に供給される。
上記データセパレータ62,CRCCチェッカー64,およびコン
トロールビット抽出回路65には、上記タイミングジェネ
レータ66からタイミング信号がそれぞれ供給され、各動
作タイミングの制御が行われるようになっている。 上記CRCCチェッカー64は４ワード単位で誤り検出を行
うものであり、１単位につき３ワードのデータとそれに
対する誤り検出フラグとが例えば１インターリーブブロ
ック分の容量を有するメモリ67に順次書込まれる。第４
図あるいは第５図に示した例においては、まず、３つの
サンプルワードR₀,L₁,R₂と、それに対する誤り検出フラ
グF_COとが書込まれる。次に、３つのサンプルワードL₃,
R₄,L₅と、それに対する誤り検出フラグF_C3とが書込まれ
る。このようにして、メモリ67に順次書込みがなされ
る。 上記コントロールビット抽出回路65ではデータ間に挿
入されたコントロールビットが抽出され、切換制御回路
68に供給される。この切換制御回路68からはフォーマッ
トに応じた切換制御信号が出力され、書込みアドレスジ
ェネレータ69,読出しアドレスジェネレータ70および後
述する遅延回路77,79にそれぞれ供給される。上記書込
みアドレスジェネレータ69および読出しアドレスジェネ
レータ70は、上記切換制御信号によって、出力するアド
レス情報の切換え制御がなされる。これによって、イン
ターリーブ長の異なる２種類のフォーマットに対する対
応が図られている。上記メモリ67には、上記書込みアド
レスジェネレータ69および読出しアドレスジェネレータ
70からの各アドレス情報と、上記タイミングジェネレー
タ66からのタイミング信号とがそれぞれ供給され、書込
み時および読出し時のアドレスの制御およびタイミング
の制御が行われるようになっている。なお、上記書込み
アドレスジェネレータ69および読出しアドレスジェネレ
ータ70にも、タイミングジェネレータ66からタイミング
信号がそれぞれ供給されている。 そして、上記メモリ67からデータが順次読出されデ・
インターリーブが行われると共に、誤り訂正復号が行わ
れる。すなわち、第４図あるいは第５図に示した例にお
いては、まず、第１ブロックの１列目のサンプルワード
L₀,R₀と、パリティチェックワードP₀と、これらに対す
る３ビット分の誤り検出フラグF₃とが同時に読出され
る。訂正回路71ではサンプルワードL₀とパリティチェッ
クワードP₀から訂正値R₀′が生成され、訂正回路72では
サンプルワードR₀とパリティチェックワードP₀から訂正
値L₀′が生成される。また、パリティチェッカー73では
サンプルワードL₀,R₀とパリティチェックワードP₀から
シンドロームの演算が行われる。MPX74には、上記３ビ
ット分の誤り検出フラグF₃と、上記パリティチェッカー
73からの出力と、上記タイミングジェネレータ66からの
タイミング信号とが供給されており、これらに基づいて
切換え動作が行われる。すなわち、誤りが発生していな
い場合には、メモリ67からのサンプルワードL₀,R₀がMPX
74によってそれぞれ選択され、また、誤りが発生した場
合には、訂正回路73からの訂正値L₀′あるいは訂正回路
71からの訂正値R₀′がMPX74によって選択される。以
下、同様にして第１ブロックの第２列目のデータ，第３
列目のデータ，第２ブロックの第１列目のデータ，…と
いう順序に従って処理が行われる。 上記MPX74からの左チャンネルの出力および右チャン
ネルの出力は、補間回路75,76にそれぞれ供給される、
この補間回路75,76は、データに誤りが発生し訂正不能
の場合に平均値補間あるいは前値ホールドを行うもので
ある。ここで、インターリーブ長が１フレームの新フォ
ーマットの場合には、バーストエラーに対する訂正能力
が高いことから、上記補間回路75,76が動作するのは、
インターリーブ長が35Hの従来フォーマットの使用時が
ほとんであると考えられる。 上記補間回路75からの出力は遅延回路77を介して出力
端子78より左チャンネルのディジタルデータD_OLとして
出力され、また、上記補間回路76からの出力は遅延回路
79を介して出力端子80より右チャンネルのディジタルデ
ータD_ORとして出力される。上記遅延回路77,79は、上記
切換制御回路68からの切換制御信号によって遅延量が制
御されるようになっている。 ここで、上記遅延回路77,79の遅延量の設定につい
て、インターリーブ長が１フレーム（490H）の新フォー
マットの場合を例として説明する。第２図において、記
録時には、端子31にはタイムコードT_CIが供給され、入
力端子11にはディジタルデータD_Iが供給されるが、これ
らのタイムコードT_CIとディジタルデータD_Iのタイミン
グは例えば第10図（Ａ）に示すような関係となってい
る。すなわち、１フレームを単位とするタイムコードT
_CIのｎフレームの先頭にディジタルデータD_Iのｋワード
目が存在しており、ｎ＋１フレームの先頭にはｋ＋1470
ワード目が存在している。以降のフレームについても、
各フレームの先頭にはその前のフレームの先頭に位置す
るワードに1470を加算したワードが存在することにな
る。なお、ここでは片チャンネルのデータのみについて
注目しており、1Hにつき３ワードとしている（１フレー
ム:3×490＝1470ワード）。また、パリティチェックワ
ードおよび誤り検出ワードが含まれないことは勿論であ
る。 次に、第２図において、端子32から出力されるタイム
コードT_COと出力端子16から出力されるディジタルデー
タD₀のタイミングは、第10図（Ｂ）に示すように、上述
した記録時と比べ３フレームのずれを生じている。すな
わち、例えば、ディジタルデータD₀のｋワード目はタイ
ムコードT_COのｎ＋３フレームの先頭にきており、ま
た、ｋ＋1470ワード目はｎ＋４フレームの先頭にきてい
る。このディジタルデータD₀のｋワードおよびｋ＋1470
ワードは、勿論上述した記録時における入力のディジタ
ルデータD_Iのｋワードおよびｋ＋1470ワードと同一のワ
ードである。上記遅延回路77あるいは遅延回路79がなけ
ればデータの遅延量は例えば２フレーム＋５ワード程度
となるが、上記遅延回路77あるいは遅延回路79によって
上記エンコーダ13およびデコーダ14におけるデータの遅
延量をちょうど３フレーム（4410ワード）としている。
これによって、再生されたタイムコードT_COのフレーム
の値から３を引けば、記録時にどのようなタイミングで
記録されたデータかを容易に判定することができ、編集
等の際に、システムのコントロールが非常に容易であ
る。例えば、１フレームのみを書き直すような場合に
も、データの入力タイミングの設定が簡単である。 Ｇ−5. ダビング時 また、ディジタル信号処理装置10内には、第11図に示
すように、ダビング時にタイムコードを遅延させるため
の遅延回路17が設けられている。上記遅延回路17の遅延
量は、タイムコードに対するデータの遅延量（上述の例
においては、３フレーム）に等しく設定されており、再
生側のVTR90のビデオ信号出力端子91における擬似ビデ
オ信号とタイムコード出力端子92におけるタイムコード
とのタイミング関係と、記録側のVTR100のビデオ信号入
力端子101における微似ビデオ信号とタイムコード入力
端子102におけるタイムコードとのタイミング関係とを
等しく保つことができるようになっている。 なお、インターリーブ長が35Hの従来フォーマットの
場合には、上記エンコーダ13およびデコーダ14における
データの遅延量がちょうど１フレームとなるように、上
記遅延回路77および遅延回路79の遅延量が制御される。
この場合、上記遅延回路17の遅延量は、１フレームに設
定されることは勿論である。 H.発明の効果 上述した実施例の説明から明らかなように、本発明に
係るディジタル信号処理装置によれば、記録時のデータ
のインターリーブ長を複数種類選択的に切換えるように
したことにより、誤り訂正能力および記録時の同時モニ
ターの際の入出力端子におけるデータの時間差に関する
オーディオ用と非オーディオ用の両者の要求に同時に満
たすことができる。また、別々のシステムを構成する場
合と比べ、ハード量をずっと少なくすることができる。

【図面の簡単な説明】 第１図〜第11図は本発明の一実施例を説明するための図
であり、第１図はエンコーダの具体的なブロック回路構
成の一例を示すブロック図、第２図はディジタル信号記
録再生システムを示すブロック図、第３図はデータブロ
ックの構成を示す図、第４図は従来フォーマットを示す
図、第５図は新フォーマットを示す図、第６図は擬似ビ
デオ信号の1H期間を示す波形図、第７図は上記擬似ビデ
オ信号の各フィールドを示す波形図、第８図はコントロ
ールビットの１ブロックを示す図、第９図はデコーダの
具体的なブロック回路構成の一例を示すブロック図、第
10図はタイムコードとディジタルデータのタイミングを
示すタイムチャート、第11図はダビング時の動作を説明
するためのブロック図である。 10……ディジタル信号処理装置 13……エンコーダ 14……デコーダ

Claims (1)

1. (57)【特許請求の範囲】 １．入力ディジタルデータを記憶するためのメモリと、 上記入力ディジタルデータの書込みアドレス信号を発生
   し、該書込みアドレス信号を上記メモリに供給する記録
   時書込みアドレス発生手段と、 読出しアドレス信号を発生し、当該読出しアドレス信号
   を上記メモリに供給する記録時読出しアドレス発生手段
   と、 所定のインターリーブ長を有する第１のフォーマット、
   又はインターリーブ長が上記第１のフォーマットより長
   い第２のフォーマットのいずれかを指定するフォーマッ
   ト切換信号が入力され、上記記録時読出しアドレス発生
   手段又は上記記録時読出しアドレス発生手段に該フォー
   マット切換信号を送る入力端子と、 上記入力端子からのフォーマット切換信号が供給されて
   上記第１、第２のフォーマットのいずれかを示す制御情
   報を発生する制御情報発生手段と、 上記入力ディジタルデータに基づいてエラー訂正用の情
   報を発生するエラー訂正用情報発生手段と、 上記メモリから読み出される入力ディジタルデータ及び
   上記エラー訂正用情報が入力され、各入力タイミングで
   選択して出力する混合手段と、 この混合手段からの出力データに対して所定タイミング
   で上記制御情報を挿入する制御情報挿入手段と、 上記制御情報挿入手段の出力データ中から上記制御情報
   を上記所定タイミングで抽出する制御情報抽出手段と、 上記制御情報が抽出された後の上記混合手段からの出力
   に相当するデータを記憶するためのメモリと、 上記データの書込みアドレス信号を発生し、当該書込み
   アドレス信号を上記メモリに供給する再生時書込みアド
   レス発生手段と、 読出しアドレス信号を発生し、当該読出しアドレス信号
   を上記メモリに供給する再生時読出しアドレス発生手段
   と、 上記制御情報抽出手段によって抽出された制御情報に基
   づいて上記再生時の書込みアドレス又は読出しアドレス
   を切換える切換制御手段と、 上記メモリから読み出されたデータ中のエラー訂正用情
   報に基づいて上記データに対するエラー訂正処理を施す
   エラー訂正処理手段とを有すること を特徴とするディジタル信号処理装置。