JPH01300571A - 電界効果トランジスタ及び半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、エピタキシャル層によって形成された電界効
果トランジスタとこれを備える半導体集積回路装置に関
する。

（従来の技術） 近年、コンピューターや通信機器といった複雑な電力機
器には、大規模集積回路（ＬＳＩ）が多用されている。

このＬＳＩは、多数の電界効果トランジスタ（ＦＥＴ）
から構成されており、その高速化を図るために、動作速
度を向上させたＦＥＴを採用している。

そのＦＥＴの１つに、Ｓｉに比べて常温での電子易動度
が高い化合物半導体例えばＧａＡｓを形成母材に用いた
ＧａＡｓショ７トキー接合型Ｆ　Ｅ　Ｔ　（ＭＥＳＦＥ
Ｔ）がある。このＭＥＳＦＥＴのスイッチング特性を向
上させるには、ゲート長を減少させる事が最も有効であ
るが、このゲート長の縮小とともに、閾値電圧のシフト
、電流駆動能力（Ｋ値）の低下といった所謂短チヤネル
効果が現れる。この短チヤネル効果は、チャネル領域を
高濃度の不純物層にすると共に薄層化することによって
、抑制することができる。このチャネル領域を薄層化す
る為に、チャネル領域はイオン注入よりも厚さの制御の
容易なエピタキシャル成長法により形成する方が良い。

この様な構成にしたＭＥＳＦＥＴが例えば特開昭５７−
４１６９号公報で知られている。第６図（ａ）にこのＭ
ＥＳＦＥＴの断面を示す。

絶縁性のＧａＡｓ基板（５１）上にＮ−型のＧａＡｓ層
（５０）、Ｎ型のＧａＡｓ層（５２１）が順次エピタキ
シャル法によって積層して形成されている。このＮ−型
ＧａＡｓ層ジョツキ−ゲート電極（５３）が設けられて
いる。このゲート電極（５３）の両側にはソース・ドレ
イン電極（５７）、　（５８）が形成されている。

第６図（ｂ）は、このＭＥＳＦＥＴのゲート電極直下の
不純物濃度分布を示す、　（ＡＧ）はＮ型不純物層（５
２□）の濃度分布、　（Ｂ、）はイオン注入層（５６）
の濃度分布を夫々示す。この図から伴る様に、（Ｂｓ）
に比べて（Ａ６）の濃度が高い領域（５２□）がチャネ
ル領域（厚さがＷの部分）となっている。

しかし、この様にＮ型ＧａＡｓ層（５２□）の下方にこ
れよりも高濃度のイオン注入層を設けて、チャネル領域
を薄層化する方法は、イオン注入層をＰ型不純物層とし
た場合には、Ｐ−Ｎ接合の界面（ここでは界面（Ｃ）に
相当する所）近傍で大きな接合容量を生じてしまう。従
って、ＭＥＳＦＥＴは、動作中に、この接合容量を充放
電しなければならず、高速性は望めなかった。

一方、ＧａＡｓ基板上に形成したＮ型のエピタキシャル
層からチャネル領域を形成し、しかも異なる閾値電圧を
持つＦＥＴを複数作ろうとすると１個々のＦＥＴに対し
てエピタキシャル層の厚みを例えばエツチングによって
種々変える必要があるが、この厚みを制御するのは困鷺
であった。つまり、同一のエピタキシャル層からチャネ
ル領域を設け。

しかも閾値電圧の異なるＦＥＴを容易に形成することは
できなかった。

（発明が解決しようとする課題） 従来の電界効果トランジスタは、エピタキシャル法で形
成したチャネル領域の下に、これとは逆導電型で高濃度
のイオン注入層を備えていた為に、このチャネル領域と
イオン注入層間に大きなＰ−Ｎ接合容量が生じ、このた
め高速動作ができなかった。また、同一基板上に設けら
れたエピタキシャル層から複数のＦＥＴを形成する際、
その閾値が相異するものを容易に形成できなかった。

本発明は上記問題点に鑑みなされたもので、高速性に優
れた電界効果トランジスタを提供する事を第１の目的と
する。さらに、同一基板上に閾値が夫々異なるこの電界
効果トランジスタを備えた半導体集積回路装置を提供す
る事を第２の目的とする。

［発明の構成〕 （課題を解決するための手段） 上記問題点を解決するために、本発明は第１導電型のエ
ピタキシャル層から形成されたチャネル領域と、このチ
ャネル領域とは逆導電型を呈し前記チャネル領域の下に
形成された、前記エピタキシャル層より低不純物濃度の
第２導電型のイオン注入層と、前記チャネル領域上に形
成されたゲート電極と、このゲート電極を挟んで両側に
形成されたソース及びドレイン領域とを具備する事を特
徴とする電界効果トランジスタを提供する。

また、第１導電型のエピタキシャル層から設けられた第
１のチャネル領域、この第１のチャネル領域下に設けら
れた第２導電型のイオン注入層、前記第１のチャネル領
域上に設けられた第１のゲート電極及び、この第１のゲ
ート電極を挟んで両側に設けられた第１のソース・ドレ
イン領域を備える第１の電界効果トランジスタと、前記
第１のチャネル領域と同一のエピタキシャル層から設け
られた第２のチャネル領域、前記第１のイオン注入層よ
り不純物濃度が異なる第２導電型の第２のイオン注入層
、前記第２のチャネル領域上に設けられた第２のゲート
電極及び、この第２のゲート電極を挟んで両側に設けら
れた第２のソース・ドレイン領域を備える第２の電界効
果トランジスタとを具備する事を特徴とする半導体集積
回路装置を提供する。

（作　　用） 本発明の電界効果トランジスタでは、チャネル領域とし
て設けられるエピタキシャル層の下に、これと逆導電型
で不純物濃度がこれよりも低いイオン注入層を設け、こ
のチャネル領域とイオン注入層の間に空乏層を発生させ
て、チャネル領域内で実際に電流が流れる尋実効チャネ
ル領域を薄くしている。これにより、実効チャネル領域
の薄層化及びイオン注入層のピーク濃度の低減に伴うＰ
−Ｎ接合容量の低減が図られ、電界効果トランジスタは
高速性に適したものとなる。また、基板上に設けられた
同一のエピタキシャル層からチャネル領域が夫々形成さ
れた電界効果トランジスタは、このイオン注入層の濃度
を変えて実効チャネル領域の厚さを夫々異ならしめてい
る為、種々風なった閾値を持つことになる。

（実　施　例） 本発明の詳細を実施例によって説明する。

第１図は本願発明の第１の実施例に係るＧａＡｓＭＥＳ
ＦＥＴを示す図である。

第１図は（ａ）は、このＭＥＳＦＥＴの断面図である。

先ず、ＧａＡｓ基板（１１）上にバッファー層として１
声厚のアンドープＧａＡｓ層（１□）及び、ＳＬをｌＸ
ｌ０”個／ｄドープした４００人厚０ｎ型のチャネル領
域■を例えばＭＢＥ法により順次積層する。その後、こ
のｎ型のチャネル領域■上から、例えばベリリウム（Ｂ
ｅ）イオンを加速電圧３０ｋｅＶ、ドーズ量１．０×１
０１１個／ｄで選択的にイオン注入してＰ型層０を形成
する。このＰ型層０のピーク濃度は５．４　Ｘ　１０１
５個／ｄであった。ついで、ｎ型のチャネル領域■上に
ジョツキ−金属例えば窒化タングステンのゲート電極■
を形成し、このゲート電極■をマスクとしてＳｉイオン
を加速電圧８０ｋｅＶ、　ドーズ量１×１０”　／　ｃ
ｄで注入し、ｎ十型のソース・ドレイン領域＠）、（ハ
）を形成する。最後に、下からＡｕＧｅ／Ａｕの２層構
造にしたオーミック性のソース・ドレイン電極■、＠を
形成してこのＭＥＳＦＥＴを完成する。

第１図（ｂ）は、このＭＥＳＦＥＴのゲート電極直下（
Ａ−Ａ’断面）の不純物濃度分布を示す図である。

（Ａ１）はｎ型のチャネル領域■の不純物であるＳｉの
濃度を示し、（Ｂ２）は、Ｐ型の不純物であるＢｅの濃
度を示す、ｎ型チャネル領域の不純物濃度は１×１０１
１個／ｃｄ、　　Ｐ型層のピーク濃度は１．４　Ｘ　１
０”個／ｄとなっている。また（１０）はＰ−Ｎ接合界
面（Ｃ工）を中心として生じた空乏層のうち、チャネル
領域０に延びた空乏層である。ここで空乏層（１０）は
、電子濃度が高く実際に電流を流してチャネル領域とし
て働く領域（実効チャネル領域）（１１）に比べて１０
分の１以下の電子濃度の領域として定めた。

この様にチャネル領域■内のＳｉよりも低濃度のＢｅを
注入してＰ−Ｎ接合による空乏層（１０）を発生させる
事によって実効チャネル領域を薄層化できる。またＢｅ
のピーク濃度がＳｉに比べて低くて良いので、Ｐ−Ｎ接
合容量は低減される。以上の２つの点より、このＭＥＳ
ＦＥＴは、高速性に優れた構造になっているといえる。

また、Ｐ型のイオン注入層０のＢｅ濃度を変える事によ
り、空乏層（１０）の広がりを制御でき、実効チャネル
領域（１１）の厚み（Ｗ）を制御できる。これにより、
閾値を種々の値に設定できる。

さらに、このＭＥＳＦＥＴはｎ型チャネル領域下にＰ型
イオン注入層を備えるため、このイオン注入層がチャネ
ル領域から基板側に電流が漏れるのを防くバリアとして
働くために、短チヤネル効果の抑制が図れる。イオン注
入層０がＰ型層ではなく、工型層である場合には、チャ
ネル領域■内に空乏層の発生がなく、実効チャネル領域
の厚さは薄くならない。

次に、本発明の第２の実施例として、このＭＥＳＦＥＴ
を用いて半導体集積回路装置を形成する場合を第２図に
従って説明する。

半絶縁性のＧａＡｓ基板（１□）上にアンドープのＧａ
Ａｓ層（１２）及びＳｉをｌＸｌ０”個／ｄドープした
ｎ型ＧａＡＳ層■を、第１の実施例同様に例えばＭＢＥ
法により順次積層する（第２図（ａ））。

ついで、ｎ型ＧａＡｓ層■上から酸素イオンを選択的に
注入し、素子分離領域（２０）を設けると共に、チャネ
ル領域（２，）、　（２□）を形成する。ここで、この
チャネル領域（２□）、（２□）を夫々用いて閾値電圧
の異なるＭＥＳＦＥＴを形成する。第４図は、これらの
チャネル領域（２，）、　（２２）の下に、Ｂｅイオン
を加速電圧３０ｋｅＶで注入した場合のドーズ量と設定
しうる閾値電圧の関係を示す。この図から、閾値電圧を
０．ＩＶにするには、Ｂｅドーズ量を１．４２　Ｘ　１
０”個／ｄにすれば良く、またこの電圧を−０，５Ｖに
するには、このドーズ量を１．ＯＸ　１０１１個／ｃＩ
Ｉにすれば良い事が判る。ここでよく知られている様に
、Ｂｅのドーズ量を多くして同一の加速電圧で注入する
事によってイオン注入層内のＢｅの感度を高くすること
ができる。

この事から、このチャネル領域（２１）の下にＢｅイオ
ンを加速電圧３０ｋｅＶ、　ドーズ量１．ＯＸ　１０”
個／ｄにて選択的に注入し、Ｐ型層（６１）を形成する
。このＰ型層（６□）のピーク濃度は５．４　Ｘ　１０
１ｓ個／ａｄテあった。同様に、チャネル領域（２□）
の下にＢｅイオンを加速電圧３０ｋｅＶ、ドーズ量１．
４２　Ｘ　１０”個／ｄで注入し、Ｐ型層（６２）を形
成する。この層のピーク濃度は６．８　Ｘ　１０”個／
ｄであった。この後、チャネル領域（２，）、　（２ｚ
）上にショットキー金属例えば窒化タングステンのゲー
ト電極（３□）、　（３２）を夫々形成する（第２図（
ｂ））。

その後、ゲート電極（３１）、　（３□）をマスクとし
てファライン的にｎ十型のソース・ドレイン領域（４□
）。

（４□）、（５□）、（５□）を夫々形成する。最後に
、このソース・ドレイン領域（４□）、　（４２）、　
（５□）、（５□）上に例えば下からＡｕＧｅ／Ａｕの
２層構造でオーミック性のソース・ドレイン電極（７，
）、　（７□）、（８□）　、　Ｃ８２）を形成する。

この様にして閾値電圧−〇、５ｖのデプレッション型肛
５ＦＥＴ　ＣＤ−ＭＥＳＦＥＴ）　（２０）及び閾値電
圧０．１ｖノ工ンハンスメント型ＭＥＳＦＥＴ（Ｅ−Ｍ
ＥＳＦＥＴ）　（２１）が完成する。　これらのＭＥＳ
ＦＥＴのゲート長は０　、５　ｐｍに設定されている。

こうして形成したＤ−ＭＥＳＦＥＴ（２０）を負荷、Ｅ
　−ＭＥＳＦＥＴをスイッチとしてＤＣＦＬ（Ｄｉｒｅ
ｃｔ　Ｃｏｕｐｌｅｄ　ＦＥＴ　Ｌｏｇｉｃ）回路方式
のインバ−ター回路を構成する（第２図（Ｃ））。

第３図は、このインバーター回路の等価回路である。

このインバーター回路は、電源入力端子（Ｖｎｏ）に１
．Ｏｖを印加し、入力端子（ＶＩＮ）にローＯｖ、ノ１
イ０．７ｖの信号を入力として動作させたところ、これ
とは逆相でローＯｖ、　　ハイ０，７Ｖの信号を出力端
子（ＶＯＵＴ）から出力でき、ゲート遅延時間が１２ｐ
ｓで高速に動作した。ここではこのにＥＳＦＥＴを用い
て、インバーター回路を構成したが、他の論理回路例え
ばＮＡＮＤ回路にも適用できる。

次に本発明の第３の実施例を説明する。

第５図は、ヘテロ接合を用いたＦＥＴ　（以下、ヘテロ
接合型ＦＥＴと呼ぶ）の断面図である。第１の実施例同
様に形成するが、異なる所は、チャネル領域となるｎ型
ＧａＡｓ層■上に２００人厚Ｏ７ンドープのＡＱｏ、、
Ｇａａ、、Ａｓ層（５０）を積層した点と、Ｐ型層（Ｏ
ｖ深い所に形成するためしこ、Ｂ・を加速電圧６０ｋｅ
Ｖで注入した点である。　このペテロ接合型ＦＥＴの場
合にも、Ｂｅのドーズ量を変えて注入するだけで、空乏
層（１０）の厚さを変えて実効チャネル領域の厚さを制
御でき、閾値電圧は広い範囲にわたって設定できる。ま
た、このＦＥＴは、ゲート電極とｎ型ＧａＡｓ層■の間
にＡｆｆ、、、Ｇａｏ、、Ａｓ層（５０）を介在するた
め、ゲート印加電圧を上げる事ができる。このヘテロ接
合型ＦＥＴでは、ＧａＡｓのチャネル領域の上面にＡＱ
ＧａＡｓ層を積層したが、チャネル領域の下面にもＧａ
Ａｓより禁止帯幅の広い半導体例えば１ＧａＡｓ層やＡ
ｊ２ＩｎＡｓ層等を設けても良い。この場合には、実効
チャネル領域（１１）に流れるドレイン電流が基板側に
漏れにくくなる。ここでは、チャネル領域にＧａＡｓを
用いたが、これより電子易動度が高いＩｎＧａＡｓをチ
ャネル領域に採用して、より高速に適したヘテロ接合型
ＦＥＴも形成できる。

上記実施例で説明した電界効果トランジスタは、ｎ型チ
ャネル領域の下部に接してＰ型層が設けられていたが、
ｎ型チャネル領域の下にＰ型層が設けられておれば良く
、例えばｎ型チャネル領域の下にアンドープ層を介して
Ｐ型層を配する様なも、７）ア良いし、。型チャネ２．
ｍ域譚イ一部、。２型層が重なる様にしても差し支えな
い。ゲート電極はショットキー金属の他、Ｐ型のＧａＡ
ｓを用いて参会ハ、Ｐ−Ｎ接合によるゲート電極にして
も良い。またここでは、チャネル領域をｎ型、イオン注
入層をＰ型と夫々設定したが、これに限るものでくなく
、は、論理回路方式にＤＣＦＬ回路方式を採用したが、
閾値電圧の異なるＦＥＴを組み合わせて論理回路を構成
するもの、例えばＳ　Ｌ　ｃ烙路方式を用いても良い。

〔発明の効果〕

以上の構成により、高速性に適した電界効果ト提供する
ことができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す図、第２図及び第
３図は本発明の第２の実施例を示す図。 第４図は本発明の第２の実施例を説明する図、第５図は
本発明の第３の実施例を示す断面図、第６図は従来例を
示す図である。 １１・・・ＧａＡｓ基板　　　　　１□・・・アンドー
プＧａＡｓ層２・・・チャネル領域　　　３・・・ゲー
ト電極４・・・ソース領゛域　　　　５・・・ドレイン
領域６・・・イオン注入層　　　７・・・ソース電極８
・・・ドレイン電極 代理人　弁理士　則　近　憲　佑 同　　松山光之 湯１万旬（ｊｔ儂２ 第１図 第３図 第５図 第６図 第６図

Claims (6)

【特許請求の範囲】
1. （１）第１導電型のエピタキシャル層から形成されたチ
   ャネル領域と、このチャネル領域とは逆導電型を呈し前
   記チャネル領域の下に形成された、前記エピタキシャル
   層より低不純物濃度の第２導電型のイオン注入層と、前
   記チャネル領域上に形成されたゲート電極と、このゲー
   ト電極を挟んで両側に形成されたソース及びドレイン領
   域とを具備する事を特徴とする電界効果トランジスタ。
2. （２）前記ゲート電極は前記チャネル領域とショットキ
   又はＰＮ接合して設けられた事を特徴とする請求項１記
   載の電界効果トランジスタ。
3. （３）前記チャネル領域より禁止帯幅の広い半導体層が
   、前記ゲート電極と前記チャネル領域間に介在された事
   を特徴とする請求項１記載の電界効果トランジスタ。
4. （４）前記チャネル領域及び前記イオン注入層は、化合
   物半導体である事を特徴とする請求項１記載の電界効果
   トランジスタ。
5. （５）第１導電型のエピタキシャル層から設けられた第
   １のチャネル領域、この第１のチャネル領域下に設けら
   れた第２導電型のイオン注入層、前記第１のチャネル領
   域上に設けられた第１のゲート電極及び、この第１のゲ
   ート電極を挟んで両側に設けられた第１のソース・ドレ
   イン領域を備える第１の電界効果トランジスタと、前記
   第１のチャネル領域と同一のエピタキシャル層から設け
   られた第２のチャネル領域、前記第１のイオン注入層と
   不純物濃度が異なる第２導電型の第２のイオン注入層、
   前記第２のチャネル領域上に設けられた第２のゲート電
   極及び、この第２のゲート電極を挟んで両側に設けられ
   た第２のソース・ドレイン領域を備える第２の電界効果
   トランジスタとを具備する事を特徴とする半導体集積回
   路装置。
6. （６）前記第１の電界効果トランジスタがデプレッシヨ
   ン型の電界効果トランジスタであり、前記第２の電界効
   果トランジスタがエンハンスメント型電界効果トランジ
   スタである事を特徴とする請求項５記載の半導体集積回
   路装置。