JP2705121B2

JP2705121B2 - 電子計算機システム

Info

Publication number: JP2705121B2
Application number: JP63170071A
Authority: JP
Inventors: 聡清野; 英典梅野; 政敏原口; 英雄澤本; 鎮雄塩川; 夫澄小池; 行雄伊藤
Original assignee: Fujitsu Ltd; Hitachi Ltd; NEC Corp; Nippon Telegraph and Telephone Corp
Current assignee: Fujitsu Ltd; Hitachi Ltd; NEC Corp; Nippon Telegraph and Telephone Corp
Priority date: 1988-07-08
Filing date: 1988-07-08
Publication date: 1998-01-26
Anticipated expiration: 2013-01-26
Also published as: JPH0219937A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、複数の仮想計算機を動作させる電子計算機
システムに係り、特に、命令事象記録機構を効率良く制
御して、仮想計算機のテスト／デバッグを効率的に行う
のに好適な電子計算機システムに関するものである。

〔従来の技術〕

仮想計算機システムを動作させている電子計算機の従
来例としては、米国インターナショナル・ビシネス・マ
シンズ・コーポレーション社（IBM）370/XAアーキテク
チャの計算機が挙げられる。この計算機では命令の実行
事象を記録するために命令事象記録機構（Program Even
t Recorder:PER）が、計算機の命令を処理する命令プロ
セッサに１つ備えられている。

このシステム上で仮想計算機システムを実現する場合
には、仮想計算機の命令の実行は、固定小数点演算命
令，浮動小数点演算命令，論理演算命令，分岐命令等の
通常命令は、実際に計算機上で直接実行される。また、
計算機の制御に重大な影響を及ぼす特権命令，もしくは
入出力命令は、仮想計算機制御プログラム（以下、VMCP
と記載）によるソフトウェアシミュレーションによって
仮想的に実行される。しかし、この方式では、ソフトウ
ェアシミュレーションによるオーバヘッドが大きく、仮
想計算機の性能低下が問題となった。

この問題を解決するために計算機に、計算機を制御す
るプログラム状態語PSW（Program Status Word）、制御
レジスタ、タイマ等のシステム資源を、実際の計算機
（実計算機）用と実計算機上で動作するVMCPによって作
成される仮想計算機用との２つ設け、仮想計算機用のシ
ステム資源を用い仮想計算機の命令を直接実行する命令
直接実行機構が開発された。

この命令直接実行機構では、VMCPが仮想計算機を制御
する場合に特定の事象が仮想計算機で発生した場合、仮
想計算機の動作を中止し、命令の実行制御をVMCP側へ戻
す機能（インタセプションと呼ぶ）がサポートされてい
る。ここで、インタセプションの発生する特定の事象と
は、割込みや特権命令の実行等をいう。

上記命令直接実行機構上にPER機構を有しており、そ
のPER機構は、前述したシステム資源と同じく、実計算
機用と仮想計算機用にそれぞれ１つずつPER機構を割当
てる。これにより、VPCPが動作中には実計算機のPER
（ホストPER）機構が動作し、仮想計算機が動作中には
仮想計算機用のPER（ゲストPER）機構が動作する。

〔発明が解決しようとする問題点〕

上記従来技術では、仮想計算機上で動作するプログラ
ムのテスト／デバック時に仮想計算機にアドレスストッ
プ／ストアストップを行う場合、仮想計算機のPER機構
に対してアドレスストップまたはストアストップを行う
主記憶装置上のアドレスをセットしてRER機構を動作さ
せる必要がある。

しかし、仮想計算機用PER機構は、仮想計算機が動作
中はVMCPが制御することが不可能であり、仮想計算機上
のプログラムから仮想計算機用PER機構の制御を行うこ
とができるので、VMCPが設定したPER機構の内容とは相
違が生ずる可能性がある。これを防止するためには、PE
R機構を制御するための命令が仮想計算機上で実行され
た場合にインタセプションを発生させ、該命令をチェッ
クする必要がある。ここでの大きな問題は、PER機構の
制御に関係する事象をインタセプションすると、プログ
ラム状態語全体を変更する命令（LPSW）,PSWのシステム
マスクを変更する命令（STNSM,STOSM）の実行、全割込
み事象，制御レジスタを更新する命令（LCTL）の実行に
ついてインタセプションを発生させる必要となることで
ある。

そして、上記の事象は頻繁に発生するものであり、上
記の事象を全てインタセプトすることは、性能上，非常
に重大な問題を引き起こす。

本発明の目的は、このような従来の問題を解決し、仮
想計算機の動作中に、インタセプションをすることな
く、VMCP側から仮想計算機のPER機構を制御可能とし、
アドレスストップ／ストアストップ等のテストデバック
が行え、処理性能を向上させる電子計算機システムを提
供することにある。

〔問題点を解決するための手段〕

上記目的を達成するため、本発明の電子計算機システ
ムは、（１）第３図に示すように、仮想計算機の動作時
には、この仮想計算機用のプログラム状態語PSWのPER制
御ビットＲに従って仮想計算機用のPER機構を動作さ
せ、VMCPの動作時には、このVMCP用のプログラム状態語
PSWのPER制御ビットＲに従ってVMCP用のPER機構を動作
させる第１の手段（ラッチ10、マルチプレクサ１）と、
仮想計算機の動作時、少なくともVMCPによる仮想計算機
のテストデバッグ時にVMCPから送出されるアドレスステ
ップもしくはストアストップ命令を含む、VMCPからPER
機構を制御するための所定の命令が指示されれば、仮想
計算機用のPER制御ビットＲとは無関係に仮想計算機用
のPER機構を動作させる制御ビットPsをセットする手段
（ラッチ20、および、第４図のラッチ21、読み出し回路
22、ANDゲート23）と、制御ビットPsに従い第１の手段
に加えて仮想計算機用のPER機構を動作させ、この仮想
計算機用のPER機構で検出されたプログラム事象をVMCP
に送出させる第２の手段（ORゲート19、マルチプレクサ
１）とを設けたことを特徴とする。

また、（２）第４図に示すように、上記制御ビットPs
をセットする手段は、仮想計算機を動作させる命令が実
行された時、主記憶装置800内の特定の場所に格納され
た所定の命令（Ps801）を読み出す手段（読み出し回路2
2）と、この読み出した所定の命令（Ps801）をラッチし
て第２の手段に送出する手段（ラッチ20、ORゲート19）
とからなることを特徴とする。

また、（３）第７図に示すように、仮想計算機の動作
をPER機構とは別に監視し、特定の事象の発生時、仮想
計算機の動作を中止させてVMCPに制御を戻すインタセプ
ションを行うと共に、このインタセプションと、制御ビ
ットPsに従ってのPER機構によるプログラム事象の検出
とが同時に発生した場合、その旨をVMCPに通知する手段
（制御語（IC）702、表示部（IS）703、制御装置200）
を設けたことを特徴とする。

また、（４）第５図に示すように、VMCPからの所定の
命令内に付与された、PER機構の管理領域を物理アドレ
ス610もしくは論理アドレス609のいずれで指定するかを
示す識別情報（制御レジスタ（Ｍ）402の「Ｖ」）を読
み取り、この識別情報に基づき、PER機構300で必要とす
る主記憶装置のアドレスを特定する手段（マルチプレク
サ601）を設けたことを特徴とする。

〔作用〕

本発明においては、仮想計算機から仮想計算機制御プ
ログラム（VMCP）へ報告される命令の実行事象を、該仮
想計算機のプログラムの流れを制御するための制御語
（PSW）中の命令事象記録装置（PER機構）の動作を制御
する記録制御情報に従って記録するかを決定する第１の
動作と、該記録制御情報の値に無関係に記録する第２の
動作をVMCPが指示する動作制御情報（ビット）に応答し
て切換える。

これにより、仮想計算機のPSWの更新命令や割込みに
関する事象をインタセプションする必要がなくなり、ア
ドレスストップ／ストアストップ機能使用時の仮想計算
機の性能劣化を防ぐことができる。また、仮想計算機の
動作中、動作制御情報（ビット）によって、VMCP側から
仮想計算機のPER機構を動作させることができるので、
制御レジスタの更新についてのみチェックすれば、アド
レスストップ処理が可能となる。

〔実施例〕

以下、本発明の一実施例を、図面により詳細に説明す
る。

第２図は、本発明の原理的説明をするための電子計算
機システムの概念図である。以下、図面符号中,Hはホス
ト、Ｇはゲストを示すものとする。

電子計算機内には、実（ホスト）および仮想（ゲス
ト）の命令実行ユニット100H,100Gと、制御装置200H,20
0Gが存在する。これに対して、各々の命令実行ユニット
で発生するプログラム事象を監視するPER機構はシステ
ムに１つである。これは、仮想計算機制御プログラム
（VMCP）が動作中には仮想計算機は停止しており、ま
た、この逆に仮想計算機が動作中にはVMCPは動作しない
ため、PER機構は１台でもこの２つの状態に対応するこ
とができる。

このため、PER機構300にプログラム事象や命令やデー
タのアドレスを伝える信号線15には、ホストの命令実行
事象を伝える信号線15Hおよびゲストの命令実行事象を
伝える信号線15Gのいずれか一方を、マルチプレクサ１
によって選択された情報が与えられる。このマルチプレ
クサ１は、計算機システム上でVMCPが動作しているか、
または仮想計算機が動作しているかを示すラッチ10によ
って制御される。このラッチ10がON状態，すなわち仮想
計算機が動作中の場合は、マルチプレクサ１はゲスト命
令実行ユニット100G側からの信号15Gを選択し、上記ラ
ッチ10がOFF状態、すなわちVMCPが動作中の場合は、ホ
スト命令実行ユニット100Hよりの信号15Hを選択し、PER
機構300へ伝える。

次にPER機構300によって検出されたプログラム事象は
信号線17によって制御装置へ伝えられるが、この時、ホ
スト側の制御装置200Hへ報告するか、ゲスト側の制御装
置200Gへ報告するかはマルチプレクサ２によって行われ
る。ここで、マルチプレクサ２の制御は、仮想計算機も
しくはVMCPの動作を示すラッチ10および、VMCPが仮想計
算機のPER機構300を制御するためのラッチ20によって制
御される。VMCPがアドレスストップ等の指定がなく、仮
想計算機のPER機構300を意識する必要がない場合は、ラ
ッチ10の値は、反転されORゲート３へ入力され、マルチ
プレクサ２を制御する。ここで、ラッチ10は、仮想計算
機の動作でON,VMCPの動作でOFFであるので、VMCPが動作
中はゲート３はONとなり、これによりマルチプレクサ２
は、ホストの制御装置200Hを選択し、信号線17Hを通し
てプログラム事象が連絡される。また、仮想計算機が動
作中はゲストの制御装置200Gへ事象が連絡される。

これに対して、アドレスストップ等の処理で、VMCPが
仮想計算機のPER機構を制御する場合は、ラッチ20をON
とするので、これにより、ORゲート３は常にON上とな
り、仮想計算機の動作に係わらず、PER機構300で検出さ
れるプログラム事象は全てホストの制御装置へ報告さ
れ、VMCPによって処理を行うことを可能としている。

また、ラッチ20の情報は信号線７によってPER機構300
に入力され、仮想計算機のPER制御ビットには係わりな
く、プログラム事象を獲えることを可能としている。

第１図は、本発明の一実施例を示す電子計算機システ
ムの全体構成図である。第２図では、仮想計算機用の命
令直接実行機構を端的に説明するためにホスト用とゲス
ト用にそれぞれ命令実行ユニットと制御装置があるよう
に説明したが、実際は、命令実行ユニットおよび制御装
置は１つであり、これらの装置が、ホスト用のシステム
資源とゲスト用の資源を分けて使用することによって見
かけ上、各々個別に装置があるように見せかける。ここ
でシステム資源とは、プログラムの流れを制御するPSW,
制御レジスタ，タイマ等のハードウェア資源である。

本電子計算機システムは、命令実行ユニット100,制御
装置200,PER機構300,ホスト資源400H,ゲスト資源400G,
記録制御切換え回路500,資源切換え部501,仮想計算機制
御プログラム（VMCP）や仮想計算機（VM）が動作する主
記憶装置800から構成される。

命令実行ユニット100が、VMCP802（ホストのプログラ
ム）を実行する場合には、その旨を資源切換え部501に
制御信号として送ることによって、ホスト資源400Hが選
択されて命令実行ユニット10の資源として利用される。
また、命令実行ユニット100が仮想計算機（VM）803のプ
ログラムを実行する場合には、その旨を資源切換え部50
1に制御信号として送り、ゲスト資源400Gを選択し、実
行する。さらに、このときにプログラムの事象を記録す
るためのPER機構300を動作させる場合は、PER機構300に
対してPER機構300を制御するための情報をホスト資源40
0Hまたはゲスト資源400Gから選択する必要がある。その
場合には、命令実行ユニット100が実行するプログラム
の種別によって記録制御切換え回路500によってその２
つの資源のうち、ホスト資源400Hまたはゲスト資源400G
が選択されてPER機構300に入力される。そのPER機構300
で発生したプログラムの実行事象は制御線17を通した制
御装置200に送られる。その結果が命令実行ユニット100
に反映される。

第３図は、第１図における記録制御切換え回路500の
具体的な回路構成例を示す図である。

本記録制御切換え回路500は、ラッチ10,20、マルチプ
レクサ１、ORゲート19等によって構成される。また、ホ
スト資源400Hおよびゲスト資源400Gは、マルチプレクサ
12によって選択され、命令実行ユニット100で使用され
る。このマルチプレクサ12は前述したように、仮想計算
機およびVMCPの動作を示すラッチ10によって制御され
る。

まず、VMCPがPER機構300を使用する場合はホスト資源
400Hが選択される。ここで、PER機構300を制御するホス
ト資源400Hには、ホストPSW（HPSW）中のPER制御ビット
R,次の命令のアドレスを示すNiAおよび制御レジスタM,
S,Eがある。制御レジスタＭは、（ｉ）分岐成功事象，
（ii）命令読み出し事象，（iii）主記憶更新事象，（i
v）汎用レジスタ更新事象等のプログラム事象のうち有
効とする事象を選択するためのマスクレジスタである。
制御レジスタＳとＥは、PER機構300によって監視を行う
監視領域の主記憶装置上の開始アドレスおよび終了アド
レスを格納する。これらのPER機構300を制御する情報
は、信号線15H,信号線15を通りPER機構300へ入力され
る。また、命令実行ユニット100より命令の実行に関す
る情報が信号線16によって入力される。PER機構300では
この情報を基にしてプログラム事象を獲え、信号線17に
より制御装置200へ報告する。

仮想計算機がPER機構300を使用する場合も、基本的に
は上記VMCPの場合と同様である。但し、第２図でも説明
したように、VMCP側から仮想計算機のPER機構を制御す
るために仮想計算機のPSW（ゲストPSW:GPSW）中のPER制
御ビットＲは、そのままPER機構300の制御には用いられ
ず、VMCPが仮想計算機のPER機構を制御するために設け
た制御ビットPs（ラッチ20）とORゲート19によって論理
和がとられPER機構300へ送られる。従って、制御ビット
PsがON状態であれば、GPSWのPER制御ビットＲの状態に
係わらず、PER機構300を有効とすることができる。該制
御ビットPsはVMCPのみが操作することが可能であり、信
号線18によって命令実行ユニット100より制御される。

第４図は、上記制御ビットPsの生成方式を説明するた
めの図である。

主記憶装置800中のある特定の場所に格納された仮想
計算機実行時のPER制御ビット（Ps）801は、仮想計算機
を動作させる命令が実行された時に読み出し回路22によ
り主記憶装置800中より読み出され、ラッチ20へセット
される。ただし、この時，計算機のモデルによってはシ
ステム中にVMCP側から仮想計算機のPER機構を操作する
ための制御機構が組み込まれていない場合があるので、
その制御機構が組み込まれていることを示すラッチ21と
読み出し回路22とがANDゲート23によって論理積が取ら
れラッチ20へセットされる。

このラッチ20の情報は、GPSWのPER制御ビットＲとOR
ゲート19によって論理和がとられ、マルチプレクサ１を
通してPER機構300へ入力される。

これに対して、HPSWのPER制御ビットＲはそのままマ
ルチプレクサ１を経てPER機構300へ入力される。このマ
ルチプレクサ１は、前述した通り、仮想計算機とVMCPの
動作を示すラッチ10によって制御される。

第５図は、PER機構300へ入力されるアドレス情報に関
する説明図である。

PSW401中の，次に実行すべき命令の論理アドレスNiA
や、命令実行ユニット100内で作成されるデータの論理
アドレスは信号線605,606を通り、アドレス変換機構602
を経て、信号線608を通り、命令フェッチやデータの読
み込み／書き出しを行うバッファユニット101へ送られ
る。この時、アドレス変換機構602は、PSW401中のアド
レス変換制御ビットＴによって制御され、この制御ビッ
トＴがONの場合は論理アドレスから物理アドレスへと変
換される。また、上記制御ビットＴがOFFの場合は物理
アドレスへの変換は行われず、論理アドレスを物理アド
レスとして出力する。

PER機構300は、PER事象をチェックする場合に主記憶
装置800のアドレスを必要とするが、この場合、アドレ
ス変換機構602を通過する前の論理アドレス609と、通過
後の物理アドレス610をマルチプレクサ601によって選択
し、PER機構300へ入力する。このマルチプレクサ601
は、制御レジスタ（Ｍ）402中に新たに設けたアドレス
選択ビットＶによって制御される。マルチプレクサ601
は、その制御ビットＶがON,すなわちPER機構300による
監視領域の開始アドレスおよび終了アドレスを格納する
制御レジスタ（Ｓ）403および（Ｅ）404を、論理アドレ
スとして取扱うことを要求した場合、論理アドレス609
を選択する。また、上記制御ビットＶがOFF,すなわちPE
R事象の監視領域を物理アドレスで指定してある場合
は、アドレス変換終了後の物理アドレス610が選択され
る。

制御レジスタ（Ｍ）402中のアドレス選択ビットＶ
は、第６図に示すADSTOPコマンドのV/Rオペランドによ
って指定される。第６図の例では、Ｉはアドレスストッ
プの指定、Ｓはストアストップの指定、Ｖは論理アドレ
スの指定、Ｒは物理アドレスの指定を示している。従っ
て、アドレスストップの場合は、「IV」または「IR」と
「停止アドレス」，「OFF」により指定される。また、
ストアストップの場合は、「SV」または「SR」と「先頭
アドレス」，「最終アドレス／バイト数」，「OFF」に
より指定される。

第７図は、プログラム事象発生時の制御装置200の動
作について説明した図である。

PER機構300から発生したプログラム事象は信号線17を
通り制御装置200へ送られる。制御装置200では、該プロ
グラム事象の報告について、その処置をいかに行うかを
決定する機能を有する。このため、制御装置200では、G
PSW401GのPER制御ビットR,VMCPから仮想計算機のPER機
構を制御するための制御ビットPsの他、PER事象を割込
みによって仮想計算機上のプログラムに報告するか又は
インタセプションによってVMCPへ報告するかを制御する
制御語（IC）702を入力する。また、PER機構とは別に、
制御装置200では、仮想計算機の動作を監視し、仮想計
算機の動作の結果によってインタセプションを発生させ
る機構が具備されている。このため、プログラム事象と
インタセプションが同時に発生することがあり、該事象
をVMCPへ報告するための表示部（IS）703が備えられて
いる。

制御装置200は、以上の情報を総合判断し、命令実行
ユニット100に対して、割込みを発生させることを要求
する信号31と、インタセプションを発生させることを要
求する信号30を送信する。

次にインタセプションを制御するための制御語（制御
ビット）ICおよび,PER事象とインタセプションが同時に
発生したことを示す表示語（表示部）ISについて、第８
図，第９図により説明する。

第８図は、インタセプションについて制御を行うため
の制御語（IC）702の構成図である。

該制御語702はインタセプションを発生させるか否か
を制御する制御ビットの集合である。この制御ビットは
それぞれのビット位置ｎを用いてIC（ｎ）で表すことに
する。

上記制御語702中でPER事象の処理について関連するフ
ィールドは、仮想計算機上で命令例外が発生した場合に
インタセプトを要求するIC（０），特権命令例外のイン
タセプトを要求するIC（１），命令例外，特権命令例
外，無条件に命令インタセプションとなる命令の実行を
除いた、PER事象等のプログラム割込みのインタセプシ
ョンを要求するIC（２）および,TS,CS,CDS命令実行時に
コンディションコードCCが“1"であった場合のインタセ
プションを要求するIC（４），（５），（６）がある。
ここで、そのビットがONであれば、当該事象が発生した
場合はインタセプションを発生させ、VMCPに対して制御
を渡すことを要求する。また、上記ビットがOFFである
場合は、インタセプションを発生させず、処理を仮想計
算機へ任せる。

第９図は、上記表示語（IS）703の構成例を示す図で
ある。これは、PER事象とインタセプションが同時に発
生したことを示すものであり、表示語703中のI_fビット
がONの場合、２つの事象が同時に発生したことを表示す
る。

また、第10図では、第７図で説明した、PER事象に関
する制御装置200のマイクロプログラムの動作について
の説明図であり、本図はそれぞれ枝番（ａ），（ｂ），
（ｃ），（ｄ）に分けて示してある。

まず、命令の実行が開始されると、該命令が無条件イ
ンタセプションを起こす命令か否かをチェックする（ス
テップ1000）。無条件インタセプションを起こす命令で
あれば、インタセプションコードCODEに無条件インタセ
プションが発生したことを示すコード“04"を設定する
（ステップ1001）。ここで、該インタセプションとPER
事象が同時に発生したか否かをチェックする（ステップ
1002）。PER事象が同時に発生していれば、その事象を
表示するための表示ビットI_fをONとする（ステップ100
3）。また、PER事象が発生していなければ、I_fをOFFと
し（ステップ1004）、インタセプション処理へ移行（ス
テップ1034）する（第10図（ｄ）参照）。

次に、無条件インタセプションを起こす命令でなけれ
ば、命令例外インタセプションを起こす命令か否かをチ
ェックする（ステップ1005）。ここで、命令例外インタ
セプションを起こす命令である場合は、PER事象が同時
に発生しているか否かをチェックする（ステップ100
7）。そして、命令例外インタセプションを制御するIC
（０）をチェックし（ステップ1008）、PER事象が同時
に発生している場合、該ビットがOFFであれば、プログ
ラム割込み（PER割込み）のインタセプションコードを
セットする（ステップ1009）。ここで、PER事象が発生
したことは、インタセプションコードCODEで表示されて
いるので、I_fはOFFのままとする（ステップ10010）。こ
れに対して、IC（０）がONの場合、つまり、命令例外の
インタセプション要求を行った場合は、インタセプショ
ンコードCODEに、命令例外インタセプションが発生した
ことを示すコード“44"をセットし（ステップ1011）、
かつ、PER事象が同時に発生したことを示す表示ビットI
_fをONとする（ステップ1012）。この後、インタセプシ
ョン処理へ移行する（ステップ1034）。

また、命令例外インタセプションを起こす命令の時
に、PER事象が同時に発生していない場合は（ステップ1
007）、まず、命令例外インタセプションを要求するIC
（０）をチェック（ステップ1013）、IC（０）がOFFで
あれば、インタセプションを発生させる必要がないの
で、仮想計算機側へその処理を任せる（ステップ101
4）。IC（０）がONであれば、命令例外インタセプショ
ンのコード“44"をCODEへセットし（ステップ1015）、I
_fをOFFとして（ステップ1015−１）、インタセプション
処理へ移行する（ステップ1034）。

上記ステップ1005において、命令例外インタセプショ
ンを起こす命令でない場合は、条件付きインタセプショ
ンを起こす命令か否かをチェックし（ステップ1006）、
条件付きインタセプションを起こす命令である場合は、
第10図（ｂ）に示す処理を行い、条件付きインタセプシ
ョンを起こす命令でない場合は、後述第10図（ｃ）に示
す処理を行う。

第10図（ｂ）では、条件付きインタセプションを起こ
す命令の時の処理概要を示す。

条件付きインタセプションとは、命令の実行を直接ハ
ードウェアにまかせるか、または、VMCPの介入によって
ソフトウェアシミュレーションを行うかを制御できる命
令を実行したときに発生するインタセプションである。

条件付きインタセプションを発生させる命令には、シ
ステムの状態を変更する命令，タイマ制御に関する命
令，資源のシリアライゼーションに用いられる命令等が
ある。これらの命令のインタセプションの制御は、第８
図のIC702の各々のビットによって行われる。

まず、シリアライゼーションを行うためのTS命令,CS
命令,CDS命令を実行し該命令のコンディションコードが
“1"である場合（これは命令の操作が失敗したことを示
す）をチェックする（ステップ1016）。この条件と合致
し、インタセプションを発生させる場合は、さらに、こ
の時、PER事象が同時に発生しているか否かをチェック
する（ステップ1017）。ここで、PER事象が同時に発生
していれば、TS命令,CS命令,CDS命令でコンディション
コードが“1"となり、かつ、PER機構によるプログラム
割込みが同時に発生したことを示す命令およびプログラ
ム割込みインタセプションコード“12"をCODEへセット
する（ステップ1018）。

また、PER事象が同時に発生していなければ（ステッ
プ1017）、インタセプションコードCODEを“04"とし
（ステップ1019）、PER事象が同時に発生していないの
で、I_fをOFFする（ステップ1020）。

この後、インタセプション処理へ移行する（ステップ
1034）。

また、条件付きインタセプションを発生させる命令に
おいて、TS命令,CS命令,CDS命令等のシリアライゼーシ
ョンを行う以外の命令が実行された場合、インタセプシ
ョン条件が成立するか否かをチェックする（ステップ10
21）。条件が成立しなければ、該命令を直接実行し（ス
テップ1022）、条件が成立すれば、ステップ1016からス
テップ1023へ移行し、インタセプションコードCODEを
“04"とし、さらに、この時PER事象が同時に発生してい
るか否かをチェックする（ステップ1024）。ここで、PE
R事象が同時に発生している場合は、PERによるプログラ
ム割込みが同時に発生したことを示す表示ビットI_fをON
とし（ステップ1025）、インタセプション処理へ移行す
る（ステップ1034）。PER事象が同時に発生していない
場合は、I_fをOFFとし（ステップ1026）、インタセプシ
ョン処理へ移行する（ステップ1034）。

第10図（ｃ）は、無条件インタセプションも，命令例
外インタセプション以外のインタセプションも，条件付
きインタセプションも発生しない場合の実行に関する処
理である。

まず、この場合VMCPから仮想計算機のPER機構を制御
するための制御ビットPsをチェックし（ステップ102
7）、該ビットがONの場合、このインタセプションとPER
事象が同時に発生したかをチェックし（ステップ102
8）、PER事象が同時に発生したときは、PERのプログラ
ム割込みが発生したことを示すインタセプションコード
“08"をセットする（ステップ1029）。また、PER事象な
しのときは、該命令を直接実行する（ステップ1029−
１）。

上記制御ビットP_sがOFFの場合も（ステップ1027）、
同様にPER事象が同時に発生したかをチェックし（ステ
ップ1030）、PER事象が同時に発生した場合は、さらにP
ER事象をインタセプトするか否かを制御するための制御
フラグIC（２）をチェックし（ステップ1031）、該ビッ
トがOFFであれば、仮想計算機にその事象を報告する
（ステップ1032）。また、IC（２）がONであれば、イン
タセプションコードCODEにPER事象が発生したことを示
すためのプログラム割込みインタセプションのコード
“08"をセットする（ステップ1033）。この後、インタ
セプション処理へ移行する（ステップ1034）。また、ス
テップ1030において、PER事象なしのときは、該命令を
直接実行する（ステップ1033−１）。

以上の実施例の動作により、仮想計算機のアドレスス
トップを行う場合、仮想計算機のPER機構を制御する制
御ビットPsをONとすることによって、仮想計算機のPSW
の更新が行われる命令および事象に関してインタセプシ
ョンを発生させる必要がなくなった。ここで、PSW更新
命令や割込み事象は、仮想計算機の動作中に頻繁に発生
するものであり、この事象をVMCPによるソフトウェアシ
ミュレーションによらず直接実行できることは、システ
ムの性能上，非常に大きな利点である。

〔発明の効果〕

以上説明したように、本発明によれば、仮想計算機の
動作中に、インタセプションを発生することなく、VMCP
側から仮想計算機のPER機構を直接制御可能となり、ア
ドレスストップ／ストアストップ等のテストデバック
も、PSWのシステムマスク部を更新する命令および割込
み事象に関してインタセプションを発生させずに行える
ようになる。

【図面の簡単な説明】第１図は本発明の一実施例を示す電子計算機システムの
全体構成図、第２図は本発明の原理的説明図、第３図は
第１図における記録制御切換え回路の具体的構成例を示
す図、第４図は仮想計算機のPER機構の制御ビットの生
成方式を説明するための図、第５図はPER機構でのアド
レスチェック方式の概念図、第６図はアドレスチェック
方式を制御するVMCPコマンドの例を示す図、第７図はPE
R事象を制御するための制御装置の動作説明図、第８
図，第９図はPER機構の制御情報の説明図、第10図は制
御装置内のマイクロプログラムの概要図である。 100:命令実行ユニット、200:制御装置、300:PER機構、4
00H:ホスト資源、400G:ゲスト資源、500:記録制御切換
え回路、501:資源切換え部、800:主記憶装置、801:制御
ビット、802:仮想計算機制御プログラム、803:仮想計算
機、10:仮想計算機が動作していることを表示するラッ
チ、20:VMCPから仮想計算機のPER機構を制御するための
制御ラッチ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者清野聡神奈川県川崎市麻生区王禅寺1099番地株式会社日立製作所システム開発研究所内 (72)発明者梅野英典神奈川県川崎市麻生区王禅寺1099番地株式会社日立製作所システム開発研究所内 (72)発明者原口政敏神奈川県横浜市戸塚区戸塚町5030番地株式会社日立製作所ソフトウエア工場内 (72)発明者澤本英雄神奈川県秦野市堀山下１番地株式会社日立製作所神奈川工場内 (72)発明者塩川鎮雄東京都千代田区内幸町１丁目１番６号日本電信電話株式会社内 (72)発明者小池夫澄神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者伊藤行雄東京都府中市日新町１丁目10番地日本電気株式会社内 (56)参考文献特開昭62−114042（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】複数の仮想計算機を、仮想計算機制御プロ
グラム（VMCP）の制御に基づき動作させると共に、上記
VMCPおよび上記仮想計算機の動作時のプログラム事象を
監視する命令事象記録機構（PER機構）を具備する電子
計算機システムにおいて、上記仮想計算機の動作時には該仮想計算機用のプログラ
ム状態語PSWのPER制御ビットＲに従って仮想計算機用の
PER機構を動作させ、上記VMCPの動作時には該VMCP用の
プログラム状態語PSWのPER制御ビットＲに従ってVMCP用
のPER機構を動作させる第１の手段と、上記仮想計算機の動作時、少なくとも上記VMCPによる上
記仮想計算機のテストデバッグ時に上記VMCPから指示さ
れるアドレスストップ命令もしくはストアストップ命令
を含む上記VMCPから上記PER機構を制御するための所定
の命令が指示されれば、上記仮想計算機用のPER制御ビ
ットＲとは無関係に上記仮想計算機用のPER機構を動作
させる制御ビットPsをセットする手段と、上記制御ビッ
トPsに従い上記第１の手段に加えて上記仮想計算機用の
PER機構を動作させ、該仮想計算機用のPER機構で検出さ
れた上記プログラム事象を上記VMCPに送出させる第２の
手段とを設けたことを特徴とする電子計算機システム。
【請求項２】請求項１に記載の電子計算機システムにお
いて、上記制御ビットPsをセットする手段は、上記仮想
計算機を動作させる命令が実行された時、主記憶装置内
の特定の場所に格納された上記所定の命令を読み出す手
段と、該読み出した上記所定の命令をラッチして上記第
２の手段に送出する手段とからなることを特徴とする電
子計算機システム。
【請求項３】請求項１、もしくは、請求項２のいずれか
に記載の電子計算機システムにおいて、上記仮想計算機
の動作を上記PER機構とは別に監視し、特定の事象の発
生時、上記仮想計算機の動作を中止させて上記VMCPに制
御を戻すインタセプションを行うと共に、上記インタセ
プションと上記制御ビットPsに従っての上記PER機構に
よるプログラム事象の検出とが同時に発生した場合、そ
の旨を上記VMCPに通知する手段を設けたことを特徴とす
る電子計算機システム。
【請求項４】請求項１から請求項３のいずれかに記載の
電子計算機システムにおいて、上記VMCPからの上記所定
の命令内に付与された、上記PER機構の管理領域を物理
アドレスもしくは論理アドレスのいずれで指定するかを
示す識別情報を読み取り、該識別情報に基づき、上記PE
R機構で必要とする主記憶装置のアドレスを特定する手
段を設けたことを特徴とする電子計算機システム。