JPH01277949A - メモリ試験方式 - Google Patents

メモリ試験方式

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JPH01277949A
JPH01277949A JP63107357A JP10735788A JPH01277949A JP H01277949 A JPH01277949 A JP H01277949A JP 63107357 A JP63107357 A JP 63107357A JP 10735788 A JP10735788 A JP 10735788A JP H01277949 A JPH01277949 A JP H01277949A
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JP
Japan
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memory
memories
test
tester
module
Prior art date
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Pending
Application number
JP63107357A
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English (en)
Inventor
Mitsuo Kurakake
鞍掛　三津雄
Mikio Yonekura
米倉　幹夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fanuc Corp
Original Assignee
Fanuc Corp
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Filing date
Publication date
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Priority to EP19890903809 priority patent/EP0404940A4/en
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • G—PHYSICS
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    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
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    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components

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  • Tests Of Electronic Circuits (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は数値制御装置（ＣＮＣ）等に使用されるメモリ
の試験方式に関し、特にメモリモジュール毎に試験を行
うことが可能なメモリ試験方式に関する。
〔従来の技術〕
数値制御装置（ＣＮＣ）では、ＩＣメモリが多数使用さ
れている。このＩＣメモリは集積度の高い部品であるた
め、プリント板に実装する前に部品単体としての試験を
行って、このメモリを使用する装置の信頼性を向上させ
る必要がある。ＩＣメモリの試験にはＩＣテスタ等を使
用し、そのソケットに部品のリードを直接挿入して試験
を行っている。
〔発明が解決しようとする課題〕
この場合、ＤＩＰパッケージ品では、Ｉ　ＣＵ　−ドの
機械的強度が高いため、ソケットに挿入しても、その後
のプリント板の実装に際して何ら問題はない。
しかし、直接プリント板上のランド等−１の半田付けを
前提として製造されている、ＳＯＰ　（スモール・アウ
トライン・パッケージ）あるいはＱＦＰ（クオッド・フ
ラット・パッケージ）等のＩＣのリードは機械的強度が
十分でないため、−度ＩＣテスタのソケットに装着する
と、その後のプリント板への実装に当たってリードの位
置決め精度を保証することが難しくなる。このため、ｓ
ｏＰまたはＱＦＰパッケージのＩＣメモリに関しては、
部品単体での全数検査が行えず、このＩＣメモリを使用
した装置の信頼性に関して大きな問題があった。
本発明はこのような点に鑑みてなされたものであり、Ｓ
ＯＰ及びＱＦＰパッケージのＩＣメモリをメモリモジュ
ールとして構成し、このメモリモジュール毎に試験を行
うことが可能なメモリ試験方式を提供することを目的と
する。
〔課題を解決するための手段〕
本発明では上記課題を解決するために、直接プリント板
上のランド等に半田付けされるピンを有するＩＣメモリ
を試験するメモリ試験方式において、 ソケット等に挿入可能なピン、或いはコネクタ等を有す
るプリント板上にＩＣメモリを実装して、メモリモジュ
ールを構成し、 該メモリモジュール毎に試験を行うことを特徴とするメ
モリ試験方式が、 提供される。
〔作用］ ソケット等に装着可能なメモリモジュールを構成し、こ
のメモリモジュール毎に試験を行うので、ＤＩＰパッケ
ージのＩＣメモリ等と同様に、ＩＣテスタを使用して全
数検査をすることが可能になる。
〔実施例〕
以下、本発明の一実施例を図面に基づいて説明する。
第１図に本発明のメモリ試験方式を実施するためのメモ
リモジュールの外観図を示す。図において、１はメモリ
モジュールである。２はプリント基板であり、その端面
ばソケットに差し込むための接続用のピン２ａが半田付
けされている。３ａ〜３ｄはｓｏｐ　（スモール・アウ
トライン・パッケージ）あるいはＱＦＰ（クオッド・フ
ラット・パッケージ）のパッケージのＩＣメモリであり
、２５６にビット前後のＳＲＡＭ等が使用される。
ＩＣメモリ３ａ〜３ｄは表面実装型のため、プリント基
板２上の図示されていないパターンにクリーム半田等で
半田付けされている。４はマザーボードであり、検査の
終了したメモリモジュール１を、ソケット等を使用して
装着する。
次に、本発明のメモリ試験方式について第２図に基づき
説明する。第２図は本発明のメモリ試験方式の手順、及
びそれに続くメモリモジュールの数値制御装置への実装
手順を示す図である。図において、Ｓの後の数値はステ
ップ番号を示す。
（Ｓｌ）ＳＯＰまたはＱＦＰパッケージのＩＣメモリを
プリント基板２に半田付けし、メモリモジュール１を製
作する。
（Ｓ２）メモリモジュール１をメモリモジュール試験機
（ＩＣテスタ）５にソケット接続して全数検査を行う。
また、信頼性に問題のあるメモリに対しては、この段階
でスクリーニングを実施する。
〔Ｓ３〕検査に合格したメモリモジュール１をマザーボ
ード４に実装する。
〔Ｓ４］マザーボード４をマザーボード試験機６に接続
して試験を行う。
〔Ｓ５〕マザーボード４を数値制御装置７に実装する。
〔Ｓ６］数値制御装置７全体の試験を行う。
このようにして、ＳＯＰまたはＱＦＰパッケージのＩＣ
メモリをソケット等に装着可能なモジュールに構成する
ことにより、ＩＣテスタ等を使用してメモリのみの全数
検査をすることができる。
〔発明の効果〕
以上説明したように本発明では、表面実装タイプのＳＯ
ＰまたはＱＦＰパッケージのＩＣメモリを、ソケット等
に挿入可能なビン、或いはコネクタ等を有する小さなモ
ジュールに構成し、このメモリモジュール毎に試験を行
う方式としたので、ＤＩＰパッケージのＩＣメモリ等と
同様に、ＩＣテスタを使用してメモリのみの全数検査を
行うことができる。従って、このメモリを使用した数値
制御装置の信転性が向上する。
【図面の簡単な説明】
第１図は本発明のメモリ試験方式を実施するためのメモ
リモジュールの外観図、 第２図は本発明のメモリ試験方式の手順、及びそれに続
（メモリモジュールの数値制御装置への実装手順を示す
図である。 １・・−・−−−−−・−・・−メモリモジュール２−
・・−・・・−・・−・−プリントｉｔ反３　ａ　〜３
　ｄ　−−−−−−−−−−Ｓ　ＯＰまたはＱＦＰパッ
ケージのＩＣメモリ ４・−・・・−・・−マザーボード 特許出願人　ファナック株式会社 代理人　　　弁理士　　服部毅巖 第１　ＶＡ 第２図

Claims (2)

    【特許請求の範囲】
  1. （１）直接プリント板上のランド等に半田付けされるピ
    ンを有するＩＣメモリを試験するメモリ試験方式におい
    て、 ソケット等に挿入可能なピン、或いはコネクタ等を有す
    るプリント板上にＩＣメモリを実装して、メモリモジュ
    ールを構成し、 該メモリモジュール毎に試験を行うことを特徴とするメ
    モリ試験方式。
  2. （２）前記ＩＣメモリはＳＯＰ（スモール・アウトライ
    ン・パッケージ）あるいはＱＦＰ（クオッド・フラット
    ・パッケージ）であることを特徴とする特許請求の範囲
    第１項記載のメモリ試験方式。
JP63107357A 1988-04-28 1988-04-28 メモリ試験方式 Pending JPH01277949A (ja)

Priority Applications (3)

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JP63107357A JPH01277949A (ja) 1988-04-28 1988-04-28 メモリ試験方式
EP19890903809 EP0404940A4 (en) 1988-04-28 1989-03-23 Memory testing system
PCT/JP1989/000312 WO1989010593A1 (en) 1988-04-28 1989-03-23 Memory testing system

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JPH01277949A true JPH01277949A (ja) 1989-11-08

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ID=14457020

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JP63107357A Pending JPH01277949A (ja) 1988-04-28 1988-04-28 メモリ試験方式

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EP (1) EP0404940A4 (ja)
JP (1) JPH01277949A (ja)
WO (1) WO1989010593A1 (ja)

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EP0404940A1 (en) 1991-01-02
EP0404940A4 (en) 1992-03-25
WO1989010593A1 (en) 1989-11-02

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