JPS58115699A - メモリ・ボ−ド試験方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は、メモリ・ボードの試験方式に関し。

特にデコーダを含むメモリ・ボードにおけるデコーダの
障害を検出することが可能な試験方式に関する。

（２）技術の背景 従来のメモリ・ボードの試験では、メモリ・チップ内の
セルの故障、あるいはセル間の干渉などの、チップ単位
での試験については、各種テストプログラムが開発され
２種々の方法で実施されている。しかし、ボード上に実
装された多数のメモリ書チップが、一定数の大きさく以
後、ブロックとい５）−ｆつ、同一ボード上のブロック
−アドレス・デコーダにより選択されて行く構造のもの
Ｋついては、これまで、ブロック番アドレスーデコーダ
の故障によるブロックの誤選択を簡単に検出する方法が
見出されていなかった。

（３）従来技術と問題点 次に、従来の代表的なメモリ試験方法を第１図にしたが
って説明する。

第１図において、ｌはメモリーアレイであり。

Ａ、　　Ｂ、　　Ｃ，Ｄの４つのブロックで構成されて
いる。各ブロックは、たとえば１ワード２２ビツトの６
４にワード編成となりている。２は、ブロック・アドレ
ス・デコーダであり、入力された３ビツト（１枚のメモ
リ　アレイ　ボードのみを使用する場合には２ビツトだ
けが使用される）のブロック・アドレスを、　Ａ、　　
Ｂ、　　Ｃ，Ｄの各ブロックの中の１つを選択する信号
に変換する。

ところで、現在開発されているプログラムは。

その試験内容の性質から、テスト所要時間が、記憶容量
（ワード数）のほば２乗に比例するものが多い。たとえ
ば、各ブロックの記憶容量をＮとす１　　　ると、各ブ
・・り別に試験すれば、Ｔ・に示すように４Ｎ子の時間
がかかり、全ブロックを通して試験すれば、Ｔ２に示す
よ５に（４Ｎ　）”の時間が必要となる。

このため２通常は、メモリ試験をブロック単位に分割し
て行なう方法がとられている。たとえば。

ますＡブロックに書き込み／読み出し試験を行ない、そ
の終了後、ＢブロククＫ・書き込み／読み出し試験を行
なう、というように続けるものである。

しかし、上記方法によれば、ブロック争アドレスがＢブ
ロックを指定していて、実際にはデコーダ２の故障によ
りＡブロックが選択されていたとしても、エラーとはな
らず、良品として判定されてしまうととＫなり１問題が
あった。

（４）　　発明の目的 本発明の目的は、ブロック・アドレス・デコーダを内蔵
するメモリ・ボードの試験において、該デコーダの障害
を簡単に検出できる方式を提供することにある。

（５）発明の構成 本発明は、各ブロックのメモリに書き込まれる試験用デ
ータに、当該ブロックの標ｌ！ｉｌ′４ｒ−付加してお
いて、書き込み／読み出しにおいて選択されたブロック
と試験用データとの一致を調べることＫより、ブロック
・アドレス・デコーダの障害を簡単に検出できるように
するものであり、そのため。

発明の構成として、複数のブロックに分割されたメモリ
と、プ筒ツク・アドレスに応答して特定ブロックを選択
するブロック・アドレス書デコーダとを有するメモＩＪ
　ｅボードの試験装置において。

試験用データをメモリに書き込む時に上記ブロック［株
］アドレス・デコーダに与えるブロック・アドレスな試
験用データの一部に加える手段と、該メモリに書き込ま
れた試験用データを読み出す時に上記ブロック・アドレ
ス・デコーダに与えるブロック−アドレスを、読み出し
データをチェックするための比較用データの一部に加え
る手段と、該比較用データと上記メモリから読み出され
たデータとを比較する手段とを備え、該比較手段が不一
致出力を生じたときにメモリｅボードに障害があるもの
と判定することを特徴とするものである。

（６）発明の実施例 第２図は２本発明の実施例の構成図である。

同図において、３は試験対象のメモリ・ボード。

４は書き込みデータの上位３ビツトをブロック伊アドレ
スで入れ替えるデータ・セレクタ、５は比較用のチェッ
クデータの上位３ビツトをブロック−アドレスで入れ替
えるデータ嗜セレクタ、６は読み出しデータとチェック
・データとを比較する比較器である。なお、メモリ・ボ
ード３は、第１図に示した４ブロツク構成のものを考え
る。

メモリの試験は種々の方法で行なわれるが１本実施例に
おけるデコーダ機能のチェックを含む試験の場合には、
最初の普き込みサイクルでメモリ・ボードの各ブロック
Ａ−Ｄに順次、メモリ試験用データを書き込み、その後
、読み出しサイクルで各ブロックＡ−Ｄから順次データ
を読み出し。

最初の書き込みデータと比較し、その一致、不一致によ
りメモリの良否を判定する方式がとられる。

そして、データセレクタ４，５は、ブロック・アドレス
を選択する側に設定され、ブロック争アドレスが、書き
込みデータあるいはチェック・データの一部に導入され
る。

−ここで、Ａ、Ｂ、Ｃ，Ｄの各ブロックのアドレスな（
ｏｏｏ）、（００１）、（０１０）、（０１１）とする
。そのため、書き込みサイクルにおいて。

ブロック・アドレス（０００）がメモリーボード３に印
加されると、Ａブロックが選択され、とのブロック内メ
モリーチップに、試験用書き込みデータが書き込まれる
。このとき、Ａブロックに書き込まれる各ワード・デー
タの上位３ビツトは、全て（０００）となる。同様にし
て、ブロック−アドレスが順次切替えられ、Ｂブロック
、Ｃブロック。

Ｄブロックに書館込みが行なわれる。このとき。

それぞれのブロックに書き込まれるワード・データの上
位３ビツトは、（００１）、（０１０）、（ＯＩＩＣと
なる。

次に、読出しサイクルに入る。再びＡブロックから選択
される。このとき、先に書き込みに使用されたデータと
同一内容の比較用チェックデータが、比較器６に供給さ
れるが、その上位３ビツトη は、データ・セレクタ５によって、ブロック・アドレス
（０００）で置き換えられている。したかって、メモリ
・ボート３から、Ａブロックのブロックのアドレスを含
む正常な書き込みデータが読み出されれば、比較器６は
一致出力を生じる。しかし、このとどメモリ・ボード内
のブロック・アドレス電デコーダが誤動作し、他のブロ
ックを選択していれば、読み出されたデータ中のブロッ
ク−アドレスは、λブロックのアドレス（０００）と異
なる値をもち、比較器６からエラーを示す不一致信号を
生じる。

このようにして、各ブロックについてデータ読み出しが
行なわれ、メモリ試験と同時に、デコーダ機能の試験も
行なわれる。

なお、上述した実施例では、　ｖ；ｌｑの簡単化のため
、各ブロック内のメモリに書き込まれる全ワード・デー
タの上位３ビツトがブロック・アドレスとする場合につ
いて説明されているが、ブロック・アドレス・デコーダ
の機能チェックのためには。

各ブロックの最低１ワ一ド分（たとえば先頭番地）だけ
について２本発明の方式を適用すれば足りるものである
。この場合には、デコーダ機能チェックのためだけに書
き込み／読み出しサイクルな設け、各ブロックの先頭番
地のアクセス時にのみ。

デー　タ番セレクタ４，５をブロック・アト°レス選択
側に切替えればよい。

（７）発明の効果 上述したように２本発明によれば。

■　各ブロックへの書き込みデータ中に挿入するブロッ
ク標識として、特別のデータ発生回路を必要としない。

■　ブロック・アドレスのビット数分の大きさのデータ
ｅセレクタを、書き込みデータ部およびチェック・デー
タ部に設けるだけでよ（・。

■　各ブロックの先頭番地のみに書き込み／読み出しを
行なう場合には、デコーダ機能のチェック時間は極く僅
かで済むこと。

のように、）・−ドウエア上の負担も少なく、簡単な方
法でメモリ・ボード内蔵デコーダの障害検Ｗ１を行なう
ことができる。

【図面の簡単な説明】

ｗＩ１図は従来の試験方式の説明図、第２図をｉ本実施
例方式の説明図である。 図において、１はメモリ・ボード上に実装されたメモリ
・アレイ、２は同じくブロック・アドレス０デコーダ、
３はメモリ・ボー）”、　　４．　５を１データｅセレ
クタ、６は比較器を示す。 特許出願人　富士通株式会社 代理人弁理士　畏谷用　文　廣 （外１名）

Claims (1)

1. 【特許請求の範囲】 複数のブロックに分割されたメモリと、ブロック・アド
   レスに応答して特定ブロックを選択するブロック・アド
   レス・デコーダとを有するメモリ・ボードの試験装置に
   おいて、試験用データをメモリに書き込む時に上記ブロ
   ック・アドレス・デコーダに与えるブロック・アドレス
   を試験用データの一部に加える手段と、該メモリに書き
   込まれた試験用データを読み出す時に上記ブロック・ア
   ドレス・デコーダに与えるブロック会アドレスを。 読み出しデータをチェックするための比較用データの一
   部に加える手段と、該比較用データと上記メモリから読
   み出されたデータとを比較する手段とを備え、該比較手
   段が不一致出力を生じたときにメモリ・ボードに障害が
   あるものと判定することを特徴とするメモリ・ボード試
   験方式。