JPH01276767A - 薄膜トランジスタとその製造方法 - Google Patents
薄膜トランジスタとその製造方法Info
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- JPH01276767A JPH01276767A JP63105629A JP10562988A JPH01276767A JP H01276767 A JPH01276767 A JP H01276767A JP 63105629 A JP63105629 A JP 63105629A JP 10562988 A JP10562988 A JP 10562988A JP H01276767 A JPH01276767 A JP H01276767A
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- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
薄膜トランジスタとその製造方法に関し、移動度の低下
およびオーミソクコンタクト不良を生じることなく闇値
の制御が可能な、薄膜トランジスタとその製造方法を提
供することを目的とし、 絶縁性基板上にゲート電極、ゲート絶縁膜、ノンドーブ
の非晶質シリコン半導体活性層、ソース／ドレイン電極
が順次積層されてなる電界効果型薄膜トランジスタにお
いて、前記非晶質シリコン半導体活性層の前記ゲート電
極と反対側の界面に所定の不純物をドープしたドープト
領域と、該ドープト領域を被覆し、前記所定の不純物を
含有するシリケートグラス層を有し、前記ソース／ドレ
イン電極が前記シリケートグラス層を挟んで形成されて
なる構成とした。
およびオーミソクコンタクト不良を生じることなく闇値
の制御が可能な、薄膜トランジスタとその製造方法を提
供することを目的とし、 絶縁性基板上にゲート電極、ゲート絶縁膜、ノンドーブ
の非晶質シリコン半導体活性層、ソース／ドレイン電極
が順次積層されてなる電界効果型薄膜トランジスタにお
いて、前記非晶質シリコン半導体活性層の前記ゲート電
極と反対側の界面に所定の不純物をドープしたドープト
領域と、該ドープト領域を被覆し、前記所定の不純物を
含有するシリケートグラス層を有し、前記ソース／ドレ
イン電極が前記シリケートグラス層を挟んで形成されて
なる構成とした。
本発明はアクティブマトリクス型液晶パネル用のスイッ
チング素子として用いられる薄膜トランジスタとその製
造方法に関する。
チング素子として用いられる薄膜トランジスタとその製
造方法に関する。
薄膜トランジスタ（Ｔ Ｐ Ｔ）を用いたアクティブマ
トリクス型の液晶表示装置は、その画質が優れているこ
とから、フルカラー平面型デイスプレィの主流となるも
のと期待されているが、ＴＰＴマトリクスの製造には多
くの製造工程を必要とし、そのため製造コストが高く、
低歩留となりやすい問題がある。
トリクス型の液晶表示装置は、その画質が優れているこ
とから、フルカラー平面型デイスプレィの主流となるも
のと期待されているが、ＴＰＴマトリクスの製造には多
くの製造工程を必要とし、そのため製造コストが高く、
低歩留となりやすい問題がある。
上記液晶駆動用のスイッチング素子として開発され多用
されているアルモファスシリコン（ａ −３ｉ）薄膜ト
ランジスタ（Ｔ Ｆ Ｔ）は、闇値電圧を所望の値に制
御すること、およびＯＦＦ電流を低減することが必要で
ある。
されているアルモファスシリコン（ａ −３ｉ）薄膜ト
ランジスタ（Ｔ Ｆ Ｔ）は、闇値電圧を所望の値に制
御すること、およびＯＦＦ電流を低減することが必要で
ある。
この目的のためには、単結晶Ｓｉを用いて作成されるＭ
Ｏ３型ＦＥＴと同様に、半導体層のチャネル形成領域に
不純物のドーピングを行う必要がある。即ち半導体層に
不純物をドーピングすることにより、空間電荷領域に固
定される電荷量を制御し、もって闇値を所望の値とする
。
Ｏ３型ＦＥＴと同様に、半導体層のチャネル形成領域に
不純物のドーピングを行う必要がある。即ち半導体層に
不純物をドーピングすることにより、空間電荷領域に固
定される電荷量を制御し、もって闇値を所望の値とする
。
このようにＴＰＴの闇値電圧を制御することがマトリク
ス形態の多様化を図り、全体のプロセスを短縮するため
に必要である。
ス形態の多様化を図り、全体のプロセスを短縮するため
に必要である。
ＭＯＳ型あるいはＭＩＳ型トランジスタの半導体層にド
ナーあるいはアクセプタとなる不純物元素をドーピング
し、闇値制御を行う方法は、単結晶Ｓｉを用いたＦＥＴ
の製造には通常用いられており、ａ−３ｉを用いたＴＰ
Ｔの場合にもボロン（Ｂ）や燐（Ｐ）をドーピングした
例はある。
ナーあるいはアクセプタとなる不純物元素をドーピング
し、闇値制御を行う方法は、単結晶Ｓｉを用いたＦＥＴ
の製造には通常用いられており、ａ−３ｉを用いたＴＰ
Ｔの場合にもボロン（Ｂ）や燐（Ｐ）をドーピングした
例はある。
第３図は従来の闇値制御を行うためのＴＰＴの構造を示
す図であって、絶縁性基板５上にゲート電極Ｇ、ゲート
絶縁膜１．Ｂをドープしたａ−３１＝Ｈ層からなる活性
層１２が積層され、その上に保護ＪＪ１）４を挟んでソ
ース電極Ｓとドレイン電極りが配設されている。
す図であって、絶縁性基板５上にゲート電極Ｇ、ゲート
絶縁膜１．Ｂをドープしたａ−３１＝Ｈ層からなる活性
層１２が積層され、その上に保護ＪＪ１）４を挟んでソ
ース電極Ｓとドレイン電極りが配設されている。
上記構造はａ−３ｔｓＨ層の成膜時にＢを導入し、闇値
を正方向に動かそうと試みたものであるが、 ■ チャネル形成領域に不純物を５ｐｐｍ以上の高濃度
にドーピングすると、移動度が低下してくる。
を正方向に動かそうと試みたものであるが、 ■ チャネル形成領域に不純物を５ｐｐｍ以上の高濃度
にドーピングすると、移動度が低下してくる。
■ ソース、ドレイン電極Ｓ、Ｄ直下に高濃度に不純物
をドーピングすると、ソース、ドレイン電極の活性層１
２に対するオーミックコンタクト不良を生じる。
をドーピングすると、ソース、ドレイン電極の活性層１
２に対するオーミックコンタクト不良を生じる。
という問題があることが判明した。
本発明は移動度の低下およびオーミックコンタクト不良
を生じることなく闇値の制御が可能な、薄膜トランジス
タとその製造方法を提供することを目的とする。
を生じることなく闇値の制御が可能な、薄膜トランジス
タとその製造方法を提供することを目的とする。
本発明は第１図に示す如く、ゲート電極Ｇとゲート絶縁
膜１を介して積層されたノンドープａ−３ｔ ：Ｈ層２
内の、上記ゲート電極Ｇに対向する領域の、上記ゲート
絶縁膜ｌと離隔した部位に所定の不純物をドーピングし
たドープト領域３を設け、その上を上記ドーピングした
不純物を含有するシリケートグラス層４で被覆し、この
シリケートグラス層４を挟んでソース電極Ｓおよびドレ
イン電極りを対向配置したものである。
膜１を介して積層されたノンドープａ−３ｔ ：Ｈ層２
内の、上記ゲート電極Ｇに対向する領域の、上記ゲート
絶縁膜ｌと離隔した部位に所定の不純物をドーピングし
たドープト領域３を設け、その上を上記ドーピングした
不純物を含有するシリケートグラス層４で被覆し、この
シリケートグラス層４を挟んでソース電極Ｓおよびドレ
イン電極りを対向配置したものである。
また上記構造のＴＰＴを作成するには、ゲート電極Ｇ、
ゲート絶縁膜１．ノンドープａ−３ｉ：Ｈ層２を積層し
た後、このノンドープａ−３ｉ：８層２上のゲート電極
Ｇに対向する領域に、所定の不純物を含有するシリケー
トグラス層４２例えばＢＳＧ （ボロン・シリケートグ
ラス）層あるいはＰＳＧ（Ｗシリケートグラス）層を選
択的に形成し、このシリケートグラス層４を挟んでソー
ス電極Ｓおよびドレイン電極りを対向配置した後、アニ
ール工程を施して上記シリケートグラス層４中の不純物
を下層のノンドープａ−３ｔ：Ｈ層２中に選択拡散させ
ることにより、チャネル形成領域を除（ゲート絶縁膜１
から離隔した部位にドープト領域３を形成する。
ゲート絶縁膜１．ノンドープａ−３ｉ：Ｈ層２を積層し
た後、このノンドープａ−３ｉ：８層２上のゲート電極
Ｇに対向する領域に、所定の不純物を含有するシリケー
トグラス層４２例えばＢＳＧ （ボロン・シリケートグ
ラス）層あるいはＰＳＧ（Ｗシリケートグラス）層を選
択的に形成し、このシリケートグラス層４を挟んでソー
ス電極Ｓおよびドレイン電極りを対向配置した後、アニ
ール工程を施して上記シリケートグラス層４中の不純物
を下層のノンドープａ−３ｔ：Ｈ層２中に選択拡散させ
ることにより、チャネル形成領域を除（ゲート絶縁膜１
から離隔した部位にドープト領域３を形成する。
本発明者らは種々検討の結果、上記問題点のうち、■に
ついては、ノンドープミー３ｔｓＨ層２をゲート絶縁膜
１との界面近傍のみノンドープとすることにより、ドー
プト６ｕ域３を高濃度にしても移動度の低下は見られず
、闇値制御の効果もあること、および、 ■については、ソース、ドレイン電極Ｓ、Ｄ直下へのド
ーピングを避け、ゲート電極Ｇに対向する領域にのみ選
択ドーピングをすることが有効であることを見出した。
ついては、ノンドープミー３ｔｓＨ層２をゲート絶縁膜
１との界面近傍のみノンドープとすることにより、ドー
プト６ｕ域３を高濃度にしても移動度の低下は見られず
、闇値制御の効果もあること、および、 ■については、ソース、ドレイン電極Ｓ、Ｄ直下へのド
ーピングを避け、ゲート電極Ｇに対向する領域にのみ選
択ドーピングをすることが有効であることを見出した。
本発明はこの事実を利用したもので、移動度低下の原因
となるチャネル形成領域へのドーピング。
となるチャネル形成領域へのドーピング。
Ｓ／Ｄコンタクト不良の原因となるＳ／Ｄ電極直ドへの
ドーピングをともに避けることにより、移動度の低下お
よびオーミックコンタクト不良の発生を防止することが
でき、しかも本発明を実施するため製造工程をを複雑に
することもない。
ドーピングをともに避けることにより、移動度の低下お
よびオーミックコンタクト不良の発生を防止することが
でき、しかも本発明を実施するため製造工程をを複雑に
することもない。
以下本発明の一実施例を第２図（ａ）〜（ｄ）により説
明する。
明する。
第２図（ａ）に示す如く、ガラス基板のような絶縁性基
板５上にゲート電極Ｇを形成し、次いでプラズマ化学気
相成長（ｃＶＤ）法により、ゲート絶縁膜ｌとして例え
ば凡そ３０００人の厚さの５ｉＮ（窒化シリコン）膜と
、その上に凡そ１００〜３０００人の厚さのノンドープ
ａ−３ｔ：８層２と、約１０００人の厚さを有し、不純
物としてＢ（ボロン）を含むシリケートグラス（ＢＳＧ
）層４“を連続して成膜する。
板５上にゲート電極Ｇを形成し、次いでプラズマ化学気
相成長（ｃＶＤ）法により、ゲート絶縁膜ｌとして例え
ば凡そ３０００人の厚さの５ｉＮ（窒化シリコン）膜と
、その上に凡そ１００〜３０００人の厚さのノンドープ
ａ−３ｔ：８層２と、約１０００人の厚さを有し、不純
物としてＢ（ボロン）を含むシリケートグラス（ＢＳＧ
）層４“を連続して成膜する。
次いで同図（ｂ）に示す如（、上記８３０層４′を所定
のパターンに従って選択的に除去して、ゲート電極Ｇに
対向配置されたＢＳＧ層４を形成する。
のパターンに従って選択的に除去して、ゲート電極Ｇに
対向配置されたＢＳＧ層４を形成する。
次いで同図（Ｃ）に示す如く、コンタクトｌとしてのｎ
”ａ−３ｉ層６と所定の金属層７を積層したソース電極
Ｓおよびドレイン電極りを形成する。
”ａ−３ｉ層６と所定の金属層７を積層したソース電極
Ｓおよびドレイン電極りを形成する。
次いでアニール工程を施し、上記８３０層４からその直
下のノンドープａ−３ｉ：Ｉ（層２中へ、Ｂを選択拡散
させ、同図回に示す如くドープト６ｕ域３を形成する。
下のノンドープａ−３ｉ：Ｉ（層２中へ、Ｂを選択拡散
させ、同図回に示す如くドープト６ｕ域３を形成する。
ここで留意すべきことは、上記ドープト領域３を形成す
るに際して、ノンドープａ−３ｔ：８層２とゲート絶縁
膜１°との界面はノンドープのまま残し、ドープト領域
３はゲート絶縁膜１と離隔して形成することである。ド
ープト領域３とゲート絶縁膜１との間のノンドープ領域
は、本発明に係るＴＰＴの動作時に、チャネルが形成さ
れる領域であって、ここをノンドープとすることにより
、移動度の低下を防止できる。
るに際して、ノンドープａ−３ｔ：８層２とゲート絶縁
膜１°との界面はノンドープのまま残し、ドープト領域
３はゲート絶縁膜１と離隔して形成することである。ド
ープト領域３とゲート絶縁膜１との間のノンドープ領域
は、本発明に係るＴＰＴの動作時に、チャネルが形成さ
れる領域であって、ここをノンドープとすることにより
、移動度の低下を防止できる。
本実施例では上述したようにしてドープト領域３を形成
することにより、ＢＳＧＳｉＯ２下部から横方向へは僅
かに広がるのみであるので、ソース電極Ｓおよびドレイ
ン電極りの下層に不純物がドーピングされることがない
。そのため、ソース電極Ｓおよびドレイン電極りのオー
ミックコンタクトが不良となることも防止される。
することにより、ＢＳＧＳｉＯ２下部から横方向へは僅
かに広がるのみであるので、ソース電極Ｓおよびドレイ
ン電極りの下層に不純物がドーピングされることがない
。そのため、ソース電極Ｓおよびドレイン電極りのオー
ミックコンタクトが不良となることも防止される。
従って本実施例においては、従来の問題点であった移動
度の低下およびオーミックコンタクト不良が発生するこ
となしに、ＴＰＴの闇値制御が可能となる。
度の低下およびオーミックコンタクト不良が発生するこ
となしに、ＴＰＴの闇値制御が可能となる。
なお上記一実施例ではシリケートグラス層４として、Ｂ
を含有したシリケートグラス層すなわち８３０層を用い
た例を説明したが、これは本発明を限定するものではな
く、例えばＰ（燐）を含有したシリケートグラス層であ
るＰＳＧ層を用いても良いことは言うまでもない。
を含有したシリケートグラス層すなわち８３０層を用い
た例を説明したが、これは本発明を限定するものではな
く、例えばＰ（燐）を含有したシリケートグラス層であ
るＰＳＧ層を用いても良いことは言うまでもない。
以と説明した如く本発明によれば、特にプロセスを複雑
にすることなく、また、特性劣化を伴うことなく闇値を
制御できるので、ＴＰＴマトリクス型液晶表示装置およ
びその作成方法を多様化することができる。
にすることなく、また、特性劣化を伴うことなく闇値を
制御できるので、ＴＰＴマトリクス型液晶表示装置およ
びその作成方法を多様化することができる。
例えば、本発明者らが先に提唱した「ゲート接続対向マ
トリクス」方式は数々の利点を有しているが、ＴＰＴの
闇値が正電圧でないと動作しないという制約があり、Ｔ
ＰＴの形成が困難であったが、本発明を用いることによ
り上記方式の液晶表示装置の作成が容易となる。
トリクス」方式は数々の利点を有しているが、ＴＰＴの
闇値が正電圧でないと動作しないという制約があり、Ｔ
ＰＴの形成が困難であったが、本発明を用いることによ
り上記方式の液晶表示装置の作成が容易となる。
第１図は本発明の構成説明図、
第２図（ａ）〜（ｄ）は本発明の詳細な説明図、第３図
は従来のＴＰＴの問題点説明図である。 図において、１はゲート絶縁膜、２はノンドープａ−３
ｉ：ＨＮ、３はドープト領域、４はシリケートグラス層
、５は絶縁性基板、６はコンタクト層（ｎ” ａ−３ｉ
： ８層）、７は金属層、Ｇはゲート電極、Ｓはソー
ス電極、Ｄはドレイン電極を示す。 ４ シ１堡Ｉ−７・ラスｌ豐 ４＞光朝／Ｉ講収践明関 第１図 しづト珂９≦６す■−プで差イメゴｒｔｔｖｓｒ’；ｂ
第２図
は従来のＴＰＴの問題点説明図である。 図において、１はゲート絶縁膜、２はノンドープａ−３
ｉ：ＨＮ、３はドープト領域、４はシリケートグラス層
、５は絶縁性基板、６はコンタクト層（ｎ” ａ−３ｉ
： ８層）、７は金属層、Ｇはゲート電極、Ｓはソー
ス電極、Ｄはドレイン電極を示す。 ４ シ１堡Ｉ−７・ラスｌ豐 ４＞光朝／Ｉ講収践明関 第１図 しづト珂９≦６す■−プで差イメゴｒｔｔｖｓｒ’；ｂ
第２図
Claims (2)
- （１）絶縁性基板（５）上にゲート電極（Ｇ）、ゲート
絶縁膜（１）、ノンドープの非晶質シリコンからなる活
性層（２）、ソース／ドレイン電極（Ｓ、Ｄ）が順次積
層されてなる電界効果型薄膜トランジスタにおいて、 前記非晶質シリコンからなる活性層（２）の前記ゲート
電極（Ｇ）と反対側の界面に所定の不純物をドープした
ドープト領域（３）と、該ドープト領域（３）を被覆し
、前記所定の不純物を含有するシリケートグラス層（４
）を有し、 前記ソース／ドレイン電極（Ｓ、Ｄ）が前記シリケート
グラス層（４）を挟んで形成されてなることを特徴とす
る薄膜トランジスタ。 - （２）絶縁性基板（５）上に、ゲート電極（Ｇ）を形成
した後、 該ゲート電極上を含む前記絶縁性基板上にゲート絶縁膜
（１）、ノンドープの非晶質シリコンからなる活性層（
２）を積層し、 該活性層（２）上の前記ゲート電極（Ｇ）に対応する部
位に所定の不純物を含有するシリケートグラス層（４）
を形成し、 次いで該シリケートグラス層（４）中に含まれる不純物
を、該シリケートグラス層直下の活性層中に、該活性層
が所定厚さに残留する程度に拡散して、ドープト領域（
８）を形成する工程を含むことを特徴とする薄膜トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63105629A JPH01276767A (ja) | 1988-04-28 | 1988-04-28 | 薄膜トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63105629A JPH01276767A (ja) | 1988-04-28 | 1988-04-28 | 薄膜トランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01276767A true JPH01276767A (ja) | 1989-11-07 |
Family
ID=14412767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63105629A Pending JPH01276767A (ja) | 1988-04-28 | 1988-04-28 | 薄膜トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01276767A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5289016A (en) * | 1990-04-24 | 1994-02-22 | Nec Corporation | Thin film transistor with excellent stability for liquid crystal display |
| EP0827210A2 (en) * | 1996-08-29 | 1998-03-04 | Nec Corporation | Thin-film transistor and fabrication method thereof |
-
1988
- 1988-04-28 JP JP63105629A patent/JPH01276767A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5289016A (en) * | 1990-04-24 | 1994-02-22 | Nec Corporation | Thin film transistor with excellent stability for liquid crystal display |
| EP0827210A2 (en) * | 1996-08-29 | 1998-03-04 | Nec Corporation | Thin-film transistor and fabrication method thereof |
| EP0827210A3 (en) * | 1996-08-29 | 1998-12-16 | Nec Corporation | Thin-film transistor and fabrication method thereof |
| US6285041B1 (en) | 1996-08-29 | 2001-09-04 | Nec Corporation | Thin-film transistor having a high resistance back channel region am) fabrication method thereof |
| US6461901B1 (en) | 1996-08-29 | 2002-10-08 | Nec Corporation | Method of forming a thin-film transistor having a high resistance back channel region |
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