JPH01273350A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH01273350A JPH01273350A JP63101814A JP10181488A JPH01273350A JP H01273350 A JPH01273350 A JP H01273350A JP 63101814 A JP63101814 A JP 63101814A JP 10181488 A JP10181488 A JP 10181488A JP H01273350 A JPH01273350 A JP H01273350A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- source
- nonvolatile semiconductor
- insulating film
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 239000000758 substrate Substances 0.000 claims description 12
- 230000015654 memory Effects 0.000 abstract description 45
- 238000009792 diffusion process Methods 0.000 description 20
- 239000010410 layer Substances 0.000 description 19
- 239000011159 matrix material Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
本発明は>10S型半導体装置の間し、特に浮遊ゲート
型不揮発性半導体記憶装置に間する。
型不揮発性半導体記憶装置に間する。
[従来の技術]
従来、この種の浮遊ゲート型不揮発性半導体記憶装置に
ついては各種の構造が考案・実用化されてきた。最近で
は電気的に書き込み・消去が可能な不揮発性メモリ(以
下EEPROMと称す)の開発が進められ、実用化され
ている。このEEFROMには様々な構造が考えられて
いるが一般的でかつ信頼性の高いものは薄い絶縁膜中の
Fouler−Nordheim型トンネル電流を利用
し、浮遊ゲート中に電荷を蓄積する型である。 (例え
ばFrohman−Bentchkowski et
al、)米国特許(USP、 No、 420
3158参照)。この型のメモリトランジスタでは、浮
遊ゲートに電子を注入、あるいは浮遊ゲートから電子を
抽出することにより、その閾値電圧を変化させるのが一
般的である。このためメモリトランジスタは見かけ上エ
ンハンスメント型にもデイプレッション型にもなり得る
。従ってこの型のメモリトランジスタで実際のメモリセ
ルマトリクスを構成する場合は第6図のように他のセレ
クト用トランジスタと対にして、マトリクスの配列単位
を構成するのが一般的である。第5図はこの配列単位に
よるメモリセルマトリクスである。
ついては各種の構造が考案・実用化されてきた。最近で
は電気的に書き込み・消去が可能な不揮発性メモリ(以
下EEPROMと称す)の開発が進められ、実用化され
ている。このEEFROMには様々な構造が考えられて
いるが一般的でかつ信頼性の高いものは薄い絶縁膜中の
Fouler−Nordheim型トンネル電流を利用
し、浮遊ゲート中に電荷を蓄積する型である。 (例え
ばFrohman−Bentchkowski et
al、)米国特許(USP、 No、 420
3158参照)。この型のメモリトランジスタでは、浮
遊ゲートに電子を注入、あるいは浮遊ゲートから電子を
抽出することにより、その閾値電圧を変化させるのが一
般的である。このためメモリトランジスタは見かけ上エ
ンハンスメント型にもデイプレッション型にもなり得る
。従ってこの型のメモリトランジスタで実際のメモリセ
ルマトリクスを構成する場合は第6図のように他のセレ
クト用トランジスタと対にして、マトリクスの配列単位
を構成するのが一般的である。第5図はこの配列単位に
よるメモリセルマトリクスである。
セレクト用トランジスタQ1とメモリトランジスタM1
とが直列に接続され、2個のトランジスタで1個のメモ
リセルを構成している。ここでセレクト用トランジスタ
Q1は、選択的なプログラミングを可能にし、また非選
択のメモリトランジスタがデイプレッション型になった
場合のデイジット線の寄生電流を防止するためのもので
ある。なお、ここで101は半導体基板、102はメモ
リセルソースの拡散層、103はメモリセルドレイン拡
散層、104はトンネル絶縁膜領域化のトンネル電極用
拡散層、105はトンネル絶縁膜、106はメモリトラ
ンジスタのチャンネル上の第1ゲート絶縁膜、109は
メモリトランジスタの制御ゲート電極である。
とが直列に接続され、2個のトランジスタで1個のメモ
リセルを構成している。ここでセレクト用トランジスタ
Q1は、選択的なプログラミングを可能にし、また非選
択のメモリトランジスタがデイプレッション型になった
場合のデイジット線の寄生電流を防止するためのもので
ある。なお、ここで101は半導体基板、102はメモ
リセルソースの拡散層、103はメモリセルドレイン拡
散層、104はトンネル絶縁膜領域化のトンネル電極用
拡散層、105はトンネル絶縁膜、106はメモリトラ
ンジスタのチャンネル上の第1ゲート絶縁膜、109は
メモリトランジスタの制御ゲート電極である。
[発明が解決しようとする問題点コ
このように従来知られていたEEPROMは2つのトラ
ンジスタで1つのメモリセルを構成する必要があるため
、必然的にセル面積が大きくなり装置の小型化、大容量
化が困難であるという欠点があった。
ンジスタで1つのメモリセルを構成する必要があるため
、必然的にセル面積が大きくなり装置の小型化、大容量
化が困難であるという欠点があった。
またトンネル絶縁膜領域は書き込み電極用拡散Nhに形
成されるがトンネル絶縁膜領域を拡散層に対して自己整
合的に形成できないため、拡散層に対する位置合わせず
れを考慮しなけばならず、浮遊ゲートと拡散層との対向
面積が大きくなり容量が増大してしまうという欠点があ
る。即ち、浮遊ゲート型不揮発性半導体記憶装置におい
ては、浮遊ゲート電極と制御ゲート電極との間の容量と
、浮遊ゲート電極と拡散層との間の容量との比で性能が
決定されるが、従来技術では浮遊ゲートと拡散層との間
の容量が増大するため性能が劣化するという欠点がある
。
成されるがトンネル絶縁膜領域を拡散層に対して自己整
合的に形成できないため、拡散層に対する位置合わせず
れを考慮しなけばならず、浮遊ゲートと拡散層との対向
面積が大きくなり容量が増大してしまうという欠点があ
る。即ち、浮遊ゲート型不揮発性半導体記憶装置におい
ては、浮遊ゲート電極と制御ゲート電極との間の容量と
、浮遊ゲート電極と拡散層との間の容量との比で性能が
決定されるが、従来技術では浮遊ゲートと拡散層との間
の容量が増大するため性能が劣化するという欠点がある
。
[問題点を解決するための手段]
本発明の不揮発性半導体記憶装置は、−導電型半導体基
板表面に設けられた該半導体基板と逆導電型のソース及
びドレイン領域と、フィールド絶縁膜下に設けられた前
記半導体装き込み基板と逆導電型の電極と、前記ソース
、トレイン領域間の前記半導体基板上に第1のゲート絶
縁膜を介して設けられ、かつ前記書き込み電極の少なく
とも一部の領域で第2のゲート絶縁膜を介して、該書き
込み電極と対向するが如く形成された浮遊ゲート電極と
、該浮遊ゲート電極上に第3のゲート絶縁膜を介して形
成された制御ゲート電極とからなる不揮発性半導体記憶
素子を有する半導体装置であって、一対のソーストレイ
ン領域とゲート電極とを有する選択用トランジスタと、
複数の前記不揮発性半導体記憶素子が直列に接続され、
かつ書き込み電極が互いに共通に接続された不揮発性半
導体記憶素子群とを含み、前記不揮発性半導体記憶素子
群の一端のドレイン領域が前記選択用トランジスタのソ
ース領域に接続され、他の一端のソース領域がソースラ
インに接続され、書き込み電極が前記選択用トランジス
タのソース領域に接続されていることを特徴とする。
板表面に設けられた該半導体基板と逆導電型のソース及
びドレイン領域と、フィールド絶縁膜下に設けられた前
記半導体装き込み基板と逆導電型の電極と、前記ソース
、トレイン領域間の前記半導体基板上に第1のゲート絶
縁膜を介して設けられ、かつ前記書き込み電極の少なく
とも一部の領域で第2のゲート絶縁膜を介して、該書き
込み電極と対向するが如く形成された浮遊ゲート電極と
、該浮遊ゲート電極上に第3のゲート絶縁膜を介して形
成された制御ゲート電極とからなる不揮発性半導体記憶
素子を有する半導体装置であって、一対のソーストレイ
ン領域とゲート電極とを有する選択用トランジスタと、
複数の前記不揮発性半導体記憶素子が直列に接続され、
かつ書き込み電極が互いに共通に接続された不揮発性半
導体記憶素子群とを含み、前記不揮発性半導体記憶素子
群の一端のドレイン領域が前記選択用トランジスタのソ
ース領域に接続され、他の一端のソース領域がソースラ
インに接続され、書き込み電極が前記選択用トランジス
タのソース領域に接続されていることを特徴とする。
[発明の従来技術に対する相違点コ
上述した従来のEEPROMが1つのメモリセル内にセ
レクトトランジスタとメモリトランジスタ及びデイジッ
ト線電極孔、ソース拡散層を有するのに対し、本発明で
は1つのセレクトトランジスタに複数のメモリトランジ
スタを接続することにより、セレクトトランジスタ、デ
イジット線電極孔、ソース拡散層の数°を減少させるこ
とが可能になり、これによって実行的にセル面積を縮小
化することができるという相違点を有する。
レクトトランジスタとメモリトランジスタ及びデイジッ
ト線電極孔、ソース拡散層を有するのに対し、本発明で
は1つのセレクトトランジスタに複数のメモリトランジ
スタを接続することにより、セレクトトランジスタ、デ
イジット線電極孔、ソース拡散層の数°を減少させるこ
とが可能になり、これによって実行的にセル面積を縮小
化することができるという相違点を有する。
またトンネル絶縁膜領域をフィールド絶縁膜に囲まれた
領域内に自己整合的に形成できるという相違点も有する
。
領域内に自己整合的に形成できるという相違点も有する
。
[実施例コ
次に本発明の実施例について図面を参照して説明する。
第1図は本発明の実施例のメモリセルマトリックスを示
している。また第2図はこのマトリックスを実際に製造
した場合のパターン平面図、第3図(a)〜(c)は第
2図の構造断面図、第4図(a)〜(e)はこのマトリ
ックスでのメモリー装置駆動方法を示す図である。第1
図においてYk、Yk+1は読み出し・プログラム用デ
イジットラインである。Zi、Zi+1はセレクト・ト
ランジスタのアドレスラインで、セレクト・トランジス
タのゲート電極に接続される。Xi、j〜Xi+1.j
+7はメモリトランジスタのアドレスラインでメモリト
ランジスタの制御ゲート電極に接続される。第1図は第
2図のパターン平面図と対応しており、21a〜21d
は読み出しプログラム用デイジットラインYk、Yk+
1への接続のための電極孔、23a、bはセレクトトラ
ンジスタのアドレスラインZ l ? Z i+1に
相当しセレクトトランジスタのゲート電極配線である。
している。また第2図はこのマトリックスを実際に製造
した場合のパターン平面図、第3図(a)〜(c)は第
2図の構造断面図、第4図(a)〜(e)はこのマトリ
ックスでのメモリー装置駆動方法を示す図である。第1
図においてYk、Yk+1は読み出し・プログラム用デ
イジットラインである。Zi、Zi+1はセレクト・ト
ランジスタのアドレスラインで、セレクト・トランジス
タのゲート電極に接続される。Xi、j〜Xi+1.j
+7はメモリトランジスタのアドレスラインでメモリト
ランジスタの制御ゲート電極に接続される。第1図は第
2図のパターン平面図と対応しており、21a〜21d
は読み出しプログラム用デイジットラインYk、Yk+
1への接続のための電極孔、23a、bはセレクトトラ
ンジスタのアドレスラインZ l ? Z i+1に
相当しセレクトトランジスタのゲート電極配線である。
この配線と読み出し用デイジットライン21a〜21d
につながる基板主表面との重畳部分がセレクトトランジ
スタQsのチャンネルになる。24a〜24hはメモリ
トランジスタのアドレスラインxl、J〜Xl+1.j
+7に相当し、メモリトランジスタの制御ゲート電極配
線である。258〜25pは浮遊ゲート電極で、それぞ
れQMj・3〜QMj゛1′に1のメモリトランジスタ
に対応している。26a〜26pはトンネル絶鎌膜領域
で、その一方の電極が浮遊ゲート電極25a〜25pて
あり、他方が埋め込み電極として形成された書き込み電
極27a〜27dである。28はメモリセルソース拡散
層で第1図のVSラインに相当している。
につながる基板主表面との重畳部分がセレクトトランジ
スタQsのチャンネルになる。24a〜24hはメモリ
トランジスタのアドレスラインxl、J〜Xl+1.j
+7に相当し、メモリトランジスタの制御ゲート電極配
線である。258〜25pは浮遊ゲート電極で、それぞ
れQMj・3〜QMj゛1′に1のメモリトランジスタ
に対応している。26a〜26pはトンネル絶鎌膜領域
で、その一方の電極が浮遊ゲート電極25a〜25pて
あり、他方が埋め込み電極として形成された書き込み電
極27a〜27dである。28はメモリセルソース拡散
層で第1図のVSラインに相当している。
第3図(a)は第2図のA−A’面での、 (b)はB
−B’面での、(c)はc−c’面でのそれぞれ構造断
面図の一部である。ここで21は読み出し・プログラム
用デイジットラインの電極孔、23はセレクトトランジ
スタのゲート電極、24はメモリトランジスタの制御ゲ
ート電極、25は浮遊ゲート電極、27は書き込み電極
、31は半導体基体、32はメモリトランジスタ間及び
メモリトランジスタとセレクトトランジスタとの間を接
続する拡散層、33はメモリセル読み出し用ドレイン拡
散層、28はメモリセルのソース拡散層である。また4
1は概ね100人程成長トンネル絶縁膜、42はメモリ
トランジスタの第1のゲート絶縁膜、43は書き込み電
極と浮遊ゲートとの間の第2のゲート絶縁膜、44は浮
遊ゲートと制御ゲートとの間の第3のゲート絶縁膜、4
5はセレクトトランジスタのゲート絶縁膜、46はフィ
ールド絶縁膜、47は層間絶縁膜、4日は金属配線であ
る。書き込み電極27はフィールド絶縁膜の形成前に基
板内に埋め込みを電極として形成しておく(この書き込
み電極は後に形成される拡散層32と電気的に接続され
る)。
−B’面での、(c)はc−c’面でのそれぞれ構造断
面図の一部である。ここで21は読み出し・プログラム
用デイジットラインの電極孔、23はセレクトトランジ
スタのゲート電極、24はメモリトランジスタの制御ゲ
ート電極、25は浮遊ゲート電極、27は書き込み電極
、31は半導体基体、32はメモリトランジスタ間及び
メモリトランジスタとセレクトトランジスタとの間を接
続する拡散層、33はメモリセル読み出し用ドレイン拡
散層、28はメモリセルのソース拡散層である。また4
1は概ね100人程成長トンネル絶縁膜、42はメモリ
トランジスタの第1のゲート絶縁膜、43は書き込み電
極と浮遊ゲートとの間の第2のゲート絶縁膜、44は浮
遊ゲートと制御ゲートとの間の第3のゲート絶縁膜、4
5はセレクトトランジスタのゲート絶縁膜、46はフィ
ールド絶縁膜、47は層間絶縁膜、4日は金属配線であ
る。書き込み電極27はフィールド絶縁膜の形成前に基
板内に埋め込みを電極として形成しておく(この書き込
み電極は後に形成される拡散層32と電気的に接続され
る)。
第4図(a)〜(e)はこのメモリ装置の駆動方法を示
す。(但し、第4図は簡単のためにセレクトトランジス
タに直列接続しであるメモリトランジスタの数を2個に
しである。なお以下では便宜上浮遊ゲートに電子を蓄積
することを消去、浮遊ゲートから電子を放出させること
を書き込みとして説明する)。
す。(但し、第4図は簡単のためにセレクトトランジス
タに直列接続しであるメモリトランジスタの数を2個に
しである。なお以下では便宜上浮遊ゲートに電子を蓄積
することを消去、浮遊ゲートから電子を放出させること
を書き込みとして説明する)。
第4図(a)はQMIの1ビツトを選択して書き込む場
合を示す。このときZi、 Xi、 j+IYkに
適当な高電圧”H”が印加され、Xl、J+Zi+1に
は例えば接地電位であるような低電圧”L”が印加され
、Yk+1には”H”と”、L”の間の適当な中間電位
”M”が印加される。このときのQMI〜QM4の各ト
ンネル絶縁膜に印加される電位差は第4図(C)のよう
になる(各電極間には各種の容量が存在するが、ここで
は書き込み電極−浮遊ゲート間を01、浮遊ゲート−制
御ゲート間をC2、その他の容量とC1,C2を合わせ
た全容量をCTとして概略の説明を行うことにする)こ
のように選択セルQMIと非選択セルQM2〜QM4と
はトンネル絶縁膜に印加される電位差が異なるため、第
4図(d)のように選択セルのみの閾値が変動しくつま
り書き込みが行われ)、非選択セルの閾値が変動しない
(つまり誤った書き込み、消去が行われない)ようなC
I。
合を示す。このときZi、 Xi、 j+IYkに
適当な高電圧”H”が印加され、Xl、J+Zi+1に
は例えば接地電位であるような低電圧”L”が印加され
、Yk+1には”H”と”、L”の間の適当な中間電位
”M”が印加される。このときのQMI〜QM4の各ト
ンネル絶縁膜に印加される電位差は第4図(C)のよう
になる(各電極間には各種の容量が存在するが、ここで
は書き込み電極−浮遊ゲート間を01、浮遊ゲート−制
御ゲート間をC2、その他の容量とC1,C2を合わせ
た全容量をCTとして概略の説明を行うことにする)こ
のように選択セルQMIと非選択セルQM2〜QM4と
はトンネル絶縁膜に印加される電位差が異なるため、第
4図(d)のように選択セルのみの閾値が変動しくつま
り書き込みが行われ)、非選択セルの閾値が変動しない
(つまり誤った書き込み、消去が行われない)ようなC
I。
C2の容量の組合せ及びIT Mll、”H゛の電圧の
組合せを決定することより、選択セルのみの書き込みが
行われるようにすることが可能である。
組合せを決定することより、選択セルのみの書き込みが
行われるようにすることが可能である。
第4図(b)はQMIの1ビツトのみを選択して消去す
る場合を示す。このとき第4図(a)の場合と同様に表
1の様な電位関係が生じ、QMIの浮遊ゲート−書き込
み電極間の電界強度が最も強くなり消去されろ。
る場合を示す。このとき第4図(a)の場合と同様に表
1の様な電位関係が生じ、QMIの浮遊ゲート−書き込
み電極間の電界強度が最も強くなり消去されろ。
(以下、余白)
表1
) ム °H:
I CT
複数のビットを消去する場合は第4図(b)においてY
k+1をL”にすることによりQMIとQM2が同時に
消去できる。
k+1をL”にすることによりQMIとQM2が同時に
消去できる。
第4図(e)は読み出し時の駆動方法を示す。
QMIを選択する場合はXi、jに読み出し時アドレス
ライン低レベルVXRLを、他のメモリトランジスタの
アドレスラインに読み出し時アドレスライン高レベルV
XRHを印加する。このvXRHは消去状態のメモリト
ランジスタの闇値電圧VTMEより高い値に設定され、
またVXRLは消去状態および書き込み状態の閾値電圧
VTME、VTM−の差を判定できる値に設定される。
ライン低レベルVXRLを、他のメモリトランジスタの
アドレスラインに読み出し時アドレスライン高レベルV
XRHを印加する。このvXRHは消去状態のメモリト
ランジスタの闇値電圧VTMEより高い値に設定され、
またVXRLは消去状態および書き込み状態の閾値電圧
VTME、VTM−の差を判定できる値に設定される。
この結果QM3は消去状態であっても書き込み状態であ
ってもオン状態となる。QMIの閾値電圧VTMがVX
RLよりも低ければ(つまり書き込まれていれば)QM
Iはオン状態となり読み出し用デジット線YkからQM
l、0M3を通じてVsに電流が流れる。逆にQMIの
閾値電圧VTMがVXRHよりも高ければ(つまり消去
されていれば)、QMIはオフ状態になり読み出し用デ
ジット線には電流が流れない。このデジット線の電流の
有無を検知することにより、情報の1°l 、 +t
o+1判定を行うことができる。
ってもオン状態となる。QMIの閾値電圧VTMがVX
RLよりも低ければ(つまり書き込まれていれば)QM
Iはオン状態となり読み出し用デジット線YkからQM
l、0M3を通じてVsに電流が流れる。逆にQMIの
閾値電圧VTMがVXRHよりも高ければ(つまり消去
されていれば)、QMIはオフ状態になり読み出し用デ
ジット線には電流が流れない。このデジット線の電流の
有無を検知することにより、情報の1°l 、 +t
o+1判定を行うことができる。
[発明の効果]
以上説明したように本発明は、一つのセレクトトランジ
スタに複数個のメモリトランジスタが直列接続されソー
ス拡散層に到ることにより、従来のような一つのメモリ
セルがセレクトトランジスタとメモリトランジスタ及び
デイジット線電極孔、ソース拡散層から構成された構造
に比較して実行的にセル面積を小さくすることができる
という効果がある。この実行的な縮小効果は製造面の技
術的縮小化を必要としないため容易に実現できる。
スタに複数個のメモリトランジスタが直列接続されソー
ス拡散層に到ることにより、従来のような一つのメモリ
セルがセレクトトランジスタとメモリトランジスタ及び
デイジット線電極孔、ソース拡散層から構成された構造
に比較して実行的にセル面積を小さくすることができる
という効果がある。この実行的な縮小効果は製造面の技
術的縮小化を必要としないため容易に実現できる。
当然ながら1つのセレクトトランジスタに接続されるメ
モリトランジスタの数が多いほどこの縮小効果は大きく
なる。また本発明ではトンネル絶縁膜領域をフィールド
絶縁膜に囲まれた領域内に自己整合的に形成できるため
浮遊ゲートと書き込み電極(拡散N)との間の容量を小
さく抑えることができ、浮遊ゲート電極と制御ゲート電
極との間の容量と、浮遊ゲート電極と拡散層との間の容
量との比率を大きくすることができるため書き込み消去
特性を改善する効果がある。
モリトランジスタの数が多いほどこの縮小効果は大きく
なる。また本発明ではトンネル絶縁膜領域をフィールド
絶縁膜に囲まれた領域内に自己整合的に形成できるため
浮遊ゲートと書き込み電極(拡散N)との間の容量を小
さく抑えることができ、浮遊ゲート電極と制御ゲート電
極との間の容量と、浮遊ゲート電極と拡散層との間の容
量との比率を大きくすることができるため書き込み消去
特性を改善する効果がある。
第1図は本発明の一実施例のメモリセルマトリクスを示
す回路図、第2図は第1図のマトリクスのパターンを示
す平面図、第3図(a)〜(C)は第2図の構造断面を
それぞれ示す断面図、第4図(a)(b)はメモリ装置
の駆動方法をそれぞれ示す回路図、第4図(C)はメモ
リセルの等価回路図、第4図(d)は闇値の変化を示す
グラフ、第4図(e)は読み出し時の動作を示す回路図
、第5図は従来のメモリセルマトリクスを示す回路図、
第6図は従来のメモリセルマトリクスの配列単位を示す
断面図である。 21・・・・読み出しプログラム用デイジットラインへ
の接続のための電極孔、 23・・・・セレクトトランジスタのアドレスライン、 24・・・メモリトランジスタのアドレスライン、25
・・・浮遊ゲート電極、 26・・・トンネル絶縁膜領域、 27・・・書き込み電極、 28・・φメモリセルソース拡散層。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第 4図 YK
YK士1 デジットラインYK Y
K。 第4はC) 第 4図(d) 第4吟e) デジットライン YK YK +1: i テ“ジャト未駁 雫j何平ゲヒト トン竿ル繕a月1
す回路図、第2図は第1図のマトリクスのパターンを示
す平面図、第3図(a)〜(C)は第2図の構造断面を
それぞれ示す断面図、第4図(a)(b)はメモリ装置
の駆動方法をそれぞれ示す回路図、第4図(C)はメモ
リセルの等価回路図、第4図(d)は闇値の変化を示す
グラフ、第4図(e)は読み出し時の動作を示す回路図
、第5図は従来のメモリセルマトリクスを示す回路図、
第6図は従来のメモリセルマトリクスの配列単位を示す
断面図である。 21・・・・読み出しプログラム用デイジットラインへ
の接続のための電極孔、 23・・・・セレクトトランジスタのアドレスライン、 24・・・メモリトランジスタのアドレスライン、25
・・・浮遊ゲート電極、 26・・・トンネル絶縁膜領域、 27・・・書き込み電極、 28・・φメモリセルソース拡散層。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第 4図 YK
YK士1 デジットラインYK Y
K。 第4はC) 第 4図(d) 第4吟e) デジットライン YK YK +1: i テ“ジャト未駁 雫j何平ゲヒト トン竿ル繕a月1
Claims (1)
- 一導電型半導体基板表面に設けられた該半導体基板と逆
導電型のソース及びドレイン領域と、フィールド絶縁膜
下に設けられた前記半導体基板と逆導電型の書き込み電
極と、前記ソース、ドレイン領域間の前記半導体基板上
に第1の絶縁膜を介して設けられ、かつ前記書き込み電
極の少なくとも一部の領域で第2のゲート絶縁膜を介し
て該書き込み電極と対向するが如く形成された浮遊ゲー
ト電極と、該浮遊ゲート電極上に第3のゲート絶縁膜を
介して形成された制御ゲート電極とからなる不揮発性半
導体記憶素子を有する半導体装置であり、一対のソース
、ドレイン領域とゲート電極とを有する選択用トランジ
スタと複数の前記不揮発性半導体記憶素子が直列に接続
され且つ書き込み電極が互いに共通接続された不揮発性
半導体記憶素子群とを含み、前記不揮発性半導体記憶素
子群の一端のドレイン領域が前記選択用トランジスタの
ソース領域に接続された他の一端のソース領域がソース
ラインに接続され、書き込み電極が前記選択用トランジ
スタのソース領域に接続されていることを特徴とする不
揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63101814A JPH01273350A (ja) | 1988-04-25 | 1988-04-25 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63101814A JPH01273350A (ja) | 1988-04-25 | 1988-04-25 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01273350A true JPH01273350A (ja) | 1989-11-01 |
Family
ID=14310596
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63101814A Pending JPH01273350A (ja) | 1988-04-25 | 1988-04-25 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01273350A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0222865A (ja) * | 1988-07-11 | 1990-01-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2010129979A (ja) * | 2008-12-01 | 2010-06-10 | Rohm Co Ltd | Eeprom |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60246099A (ja) * | 1984-05-07 | 1985-12-05 | ドイチエ・アイテイーテイー・インダストリーズ・ゲゼルシヤフト・ミト・ベシユレンクタ・ハフツンク | 半導体フローテイングゲートメモリセル |
JPS62155568A (ja) * | 1985-12-27 | 1987-07-10 | Nec Corp | 不揮発性半導体記憶装置 |
-
1988
- 1988-04-25 JP JP63101814A patent/JPH01273350A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60246099A (ja) * | 1984-05-07 | 1985-12-05 | ドイチエ・アイテイーテイー・インダストリーズ・ゲゼルシヤフト・ミト・ベシユレンクタ・ハフツンク | 半導体フローテイングゲートメモリセル |
JPS62155568A (ja) * | 1985-12-27 | 1987-07-10 | Nec Corp | 不揮発性半導体記憶装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0222865A (ja) * | 1988-07-11 | 1990-01-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2010129979A (ja) * | 2008-12-01 | 2010-06-10 | Rohm Co Ltd | Eeprom |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2937805B2 (ja) | 2層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム/消去/読出方法 | |
US5646886A (en) | Flash memory having segmented array for improved operation | |
US7333367B2 (en) | Flash memory devices including multiple dummy cell array regions | |
US5412600A (en) | Non-volatile semiconductor device with selecting transistor formed between adjacent memory transistors | |
US5557569A (en) | Low voltage flash EEPROM C-cell using fowler-nordheim tunneling | |
JP3238461B2 (ja) | Epromセルアレイ | |
US4935790A (en) | EEPROM memory cell with a single level of polysilicon programmable and erasable bit by bit | |
US4989054A (en) | Non-volatile semiconductor memory device using contact hole connection | |
KR960016106B1 (ko) | 비 휘발성 반도체 메모리 장치 | |
JPS58115691A (ja) | 単一トランジスタを有した電気的に消去可能なプログラマブルリ−ドオンリメモリセル | |
US5815441A (en) | Non-volatile semiconductor memory device | |
JP2018064083A (ja) | フィールドサブビットラインnorフラッシュアレイ | |
US6031771A (en) | Memory redundancy circuit using single polysilicon floating gate transistors as redundancy elements | |
US7671399B2 (en) | Semiconductor storage device | |
KR960006748B1 (ko) | 고속동작 및 저전원공급전압에 적합한 쎌구조를 가지는 불휘발성 반도체 집적회로 | |
US7449744B1 (en) | Non-volatile electrically alterable memory cell and use thereof in multi-function memory array | |
EP0946988A1 (en) | Memory redundancy circuit using single polysilicon floating gate transistors as redundancy elements | |
JPS63226966A (ja) | 不揮発性半導体記憶装置 | |
JPH0436467B2 (ja) | ||
JPH07120716B2 (ja) | 半導体記憶装置 | |
JPH01273350A (ja) | 不揮発性半導体記憶装置 | |
JPH05110113A (ja) | 半導体記憶装置およびその記憶情報読出方法 | |
US5787035A (en) | Memory cell array | |
US5612561A (en) | Involatile semiconductor memory | |
US20110170356A1 (en) | Methods of Programming Data in a Non-Volatile Memory Device and Methods of Operating a Nand Flash Memory Device Using the Same |