JPH01273350A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH01273350A JPH01273350A JP63101814A JP10181488A JPH01273350A JP H01273350 A JPH01273350 A JP H01273350A JP 63101814 A JP63101814 A JP 63101814A JP 10181488 A JP10181488 A JP 10181488A JP H01273350 A JPH01273350 A JP H01273350A
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- Japan
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- electrode
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- nonvolatile semiconductor
- insulating film
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は＞１０Ｓ型半導体装置の間し、特に浮遊ゲート
型不揮発性半導体記憶装置に間する。
型不揮発性半導体記憶装置に間する。
［従来の技術］
従来、この種の浮遊ゲート型不揮発性半導体記憶装置に
ついては各種の構造が考案・実用化されてきた。最近で
は電気的に書き込み・消去が可能な不揮発性メモリ（以
下ＥＥＰＲＯＭと称す）の開発が進められ、実用化され
ている。このＥＥＦＲＯＭには様々な構造が考えられて
いるが一般的でかつ信頼性の高いものは薄い絶縁膜中の
Ｆｏｕｌｅｒ−Ｎｏｒｄｈｅｉｍ型トンネル電流を利用
し、浮遊ゲート中に電荷を蓄積する型である。 （例え
ばＦｒｏｈｍａｎ−Ｂｅｎｔｃｈｋｏｗｓｋｉ ｅｔ
ａｌ、）米国特許（ＵＳＰ、 Ｎｏ、 ４２０
３１５８参照）。この型のメモリトランジスタでは、浮
遊ゲートに電子を注入、あるいは浮遊ゲートから電子を
抽出することにより、その閾値電圧を変化させるのが一
般的である。このためメモリトランジスタは見かけ上エ
ンハンスメント型にもデイプレッション型にもなり得る
。従ってこの型のメモリトランジスタで実際のメモリセ
ルマトリクスを構成する場合は第６図のように他のセレ
クト用トランジスタと対にして、マトリクスの配列単位
を構成するのが一般的である。第５図はこの配列単位に
よるメモリセルマトリクスである。
ついては各種の構造が考案・実用化されてきた。最近で
は電気的に書き込み・消去が可能な不揮発性メモリ（以
下ＥＥＰＲＯＭと称す）の開発が進められ、実用化され
ている。このＥＥＦＲＯＭには様々な構造が考えられて
いるが一般的でかつ信頼性の高いものは薄い絶縁膜中の
Ｆｏｕｌｅｒ−Ｎｏｒｄｈｅｉｍ型トンネル電流を利用
し、浮遊ゲート中に電荷を蓄積する型である。 （例え
ばＦｒｏｈｍａｎ−Ｂｅｎｔｃｈｋｏｗｓｋｉ ｅｔ
ａｌ、）米国特許（ＵＳＰ、 Ｎｏ、 ４２０
３１５８参照）。この型のメモリトランジスタでは、浮
遊ゲートに電子を注入、あるいは浮遊ゲートから電子を
抽出することにより、その閾値電圧を変化させるのが一
般的である。このためメモリトランジスタは見かけ上エ
ンハンスメント型にもデイプレッション型にもなり得る
。従ってこの型のメモリトランジスタで実際のメモリセ
ルマトリクスを構成する場合は第６図のように他のセレ
クト用トランジスタと対にして、マトリクスの配列単位
を構成するのが一般的である。第５図はこの配列単位に
よるメモリセルマトリクスである。
セレクト用トランジスタＱ１とメモリトランジスタＭ１
とが直列に接続され、２個のトランジスタで１個のメモ
リセルを構成している。ここでセレクト用トランジスタ
Ｑ１は、選択的なプログラミングを可能にし、また非選
択のメモリトランジスタがデイプレッション型になった
場合のデイジット線の寄生電流を防止するためのもので
ある。なお、ここで１０１は半導体基板、１０２はメモ
リセルソースの拡散層、１０３はメモリセルドレイン拡
散層、１０４はトンネル絶縁膜領域化のトンネル電極用
拡散層、１０５はトンネル絶縁膜、１０６はメモリトラ
ンジスタのチャンネル上の第１ゲート絶縁膜、１０９は
メモリトランジスタの制御ゲート電極である。
とが直列に接続され、２個のトランジスタで１個のメモ
リセルを構成している。ここでセレクト用トランジスタ
Ｑ１は、選択的なプログラミングを可能にし、また非選
択のメモリトランジスタがデイプレッション型になった
場合のデイジット線の寄生電流を防止するためのもので
ある。なお、ここで１０１は半導体基板、１０２はメモ
リセルソースの拡散層、１０３はメモリセルドレイン拡
散層、１０４はトンネル絶縁膜領域化のトンネル電極用
拡散層、１０５はトンネル絶縁膜、１０６はメモリトラ
ンジスタのチャンネル上の第１ゲート絶縁膜、１０９は
メモリトランジスタの制御ゲート電極である。
［発明が解決しようとする問題点コ
このように従来知られていたＥＥＰＲＯＭは２つのトラ
ンジスタで１つのメモリセルを構成する必要があるため
、必然的にセル面積が大きくなり装置の小型化、大容量
化が困難であるという欠点があった。
ンジスタで１つのメモリセルを構成する必要があるため
、必然的にセル面積が大きくなり装置の小型化、大容量
化が困難であるという欠点があった。
またトンネル絶縁膜領域は書き込み電極用拡散Ｎｈに形
成されるがトンネル絶縁膜領域を拡散層に対して自己整
合的に形成できないため、拡散層に対する位置合わせず
れを考慮しなけばならず、浮遊ゲートと拡散層との対向
面積が大きくなり容量が増大してしまうという欠点があ
る。即ち、浮遊ゲート型不揮発性半導体記憶装置におい
ては、浮遊ゲート電極と制御ゲート電極との間の容量と
、浮遊ゲート電極と拡散層との間の容量との比で性能が
決定されるが、従来技術では浮遊ゲートと拡散層との間
の容量が増大するため性能が劣化するという欠点がある
。
成されるがトンネル絶縁膜領域を拡散層に対して自己整
合的に形成できないため、拡散層に対する位置合わせず
れを考慮しなけばならず、浮遊ゲートと拡散層との対向
面積が大きくなり容量が増大してしまうという欠点があ
る。即ち、浮遊ゲート型不揮発性半導体記憶装置におい
ては、浮遊ゲート電極と制御ゲート電極との間の容量と
、浮遊ゲート電極と拡散層との間の容量との比で性能が
決定されるが、従来技術では浮遊ゲートと拡散層との間
の容量が増大するため性能が劣化するという欠点がある
。
［問題点を解決するための手段］
本発明の不揮発性半導体記憶装置は、−導電型半導体基
板表面に設けられた該半導体基板と逆導電型のソース及
びドレイン領域と、フィールド絶縁膜下に設けられた前
記半導体装き込み基板と逆導電型の電極と、前記ソース
、トレイン領域間の前記半導体基板上に第１のゲート絶
縁膜を介して設けられ、かつ前記書き込み電極の少なく
とも一部の領域で第２のゲート絶縁膜を介して、該書き
込み電極と対向するが如く形成された浮遊ゲート電極と
、該浮遊ゲート電極上に第３のゲート絶縁膜を介して形
成された制御ゲート電極とからなる不揮発性半導体記憶
素子を有する半導体装置であって、一対のソーストレイ
ン領域とゲート電極とを有する選択用トランジスタと、
複数の前記不揮発性半導体記憶素子が直列に接続され、
かつ書き込み電極が互いに共通に接続された不揮発性半
導体記憶素子群とを含み、前記不揮発性半導体記憶素子
群の一端のドレイン領域が前記選択用トランジスタのソ
ース領域に接続され、他の一端のソース領域がソースラ
インに接続され、書き込み電極が前記選択用トランジス
タのソース領域に接続されていることを特徴とする。
板表面に設けられた該半導体基板と逆導電型のソース及
びドレイン領域と、フィールド絶縁膜下に設けられた前
記半導体装き込み基板と逆導電型の電極と、前記ソース
、トレイン領域間の前記半導体基板上に第１のゲート絶
縁膜を介して設けられ、かつ前記書き込み電極の少なく
とも一部の領域で第２のゲート絶縁膜を介して、該書き
込み電極と対向するが如く形成された浮遊ゲート電極と
、該浮遊ゲート電極上に第３のゲート絶縁膜を介して形
成された制御ゲート電極とからなる不揮発性半導体記憶
素子を有する半導体装置であって、一対のソーストレイ
ン領域とゲート電極とを有する選択用トランジスタと、
複数の前記不揮発性半導体記憶素子が直列に接続され、
かつ書き込み電極が互いに共通に接続された不揮発性半
導体記憶素子群とを含み、前記不揮発性半導体記憶素子
群の一端のドレイン領域が前記選択用トランジスタのソ
ース領域に接続され、他の一端のソース領域がソースラ
インに接続され、書き込み電極が前記選択用トランジス
タのソース領域に接続されていることを特徴とする。
［発明の従来技術に対する相違点コ
上述した従来のＥＥＰＲＯＭが１つのメモリセル内にセ
レクトトランジスタとメモリトランジスタ及びデイジッ
ト線電極孔、ソース拡散層を有するのに対し、本発明で
は１つのセレクトトランジスタに複数のメモリトランジ
スタを接続することにより、セレクトトランジスタ、デ
イジット線電極孔、ソース拡散層の数°を減少させるこ
とが可能になり、これによって実行的にセル面積を縮小
化することができるという相違点を有する。
レクトトランジスタとメモリトランジスタ及びデイジッ
ト線電極孔、ソース拡散層を有するのに対し、本発明で
は１つのセレクトトランジスタに複数のメモリトランジ
スタを接続することにより、セレクトトランジスタ、デ
イジット線電極孔、ソース拡散層の数°を減少させるこ
とが可能になり、これによって実行的にセル面積を縮小
化することができるという相違点を有する。
またトンネル絶縁膜領域をフィールド絶縁膜に囲まれた
領域内に自己整合的に形成できるという相違点も有する
。
領域内に自己整合的に形成できるという相違点も有する
。
［実施例コ
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の実施例のメモリセルマトリックスを示
している。また第２図はこのマトリックスを実際に製造
した場合のパターン平面図、第３図（ａ）〜（ｃ）は第
２図の構造断面図、第４図（ａ）〜（ｅ）はこのマトリ
ックスでのメモリー装置駆動方法を示す図である。第１
図においてＹｋ、Ｙｋ＋１は読み出し・プログラム用デ
イジットラインである。Ｚｉ、Ｚｉ＋１はセレクト・ト
ランジスタのアドレスラインで、セレクト・トランジス
タのゲート電極に接続される。Ｘｉ、ｊ〜Ｘｉ＋１．ｊ
＋７はメモリトランジスタのアドレスラインでメモリト
ランジスタの制御ゲート電極に接続される。第１図は第
２図のパターン平面図と対応しており、２１ａ〜２１ｄ
は読み出しプログラム用デイジットラインＹｋ、Ｙｋ＋
１への接続のための電極孔、２３ａ、ｂはセレクトトラ
ンジスタのアドレスラインＺ ｌ ？ Ｚ ｉ＋１に
相当しセレクトトランジスタのゲート電極配線である。
している。また第２図はこのマトリックスを実際に製造
した場合のパターン平面図、第３図（ａ）〜（ｃ）は第
２図の構造断面図、第４図（ａ）〜（ｅ）はこのマトリ
ックスでのメモリー装置駆動方法を示す図である。第１
図においてＹｋ、Ｙｋ＋１は読み出し・プログラム用デ
イジットラインである。Ｚｉ、Ｚｉ＋１はセレクト・ト
ランジスタのアドレスラインで、セレクト・トランジス
タのゲート電極に接続される。Ｘｉ、ｊ〜Ｘｉ＋１．ｊ
＋７はメモリトランジスタのアドレスラインでメモリト
ランジスタの制御ゲート電極に接続される。第１図は第
２図のパターン平面図と対応しており、２１ａ〜２１ｄ
は読み出しプログラム用デイジットラインＹｋ、Ｙｋ＋
１への接続のための電極孔、２３ａ、ｂはセレクトトラ
ンジスタのアドレスラインＺ ｌ ？ Ｚ ｉ＋１に
相当しセレクトトランジスタのゲート電極配線である。
この配線と読み出し用デイジットライン２１ａ〜２１ｄ
につながる基板主表面との重畳部分がセレクトトランジ
スタＱｓのチャンネルになる。２４ａ〜２４ｈはメモリ
トランジスタのアドレスラインｘｌ、Ｊ〜Ｘｌ＋１．ｊ
＋７に相当し、メモリトランジスタの制御ゲート電極配
線である。２５８〜２５ｐは浮遊ゲート電極で、それぞ
れＱＭｊ・３〜ＱＭｊ゛１′に１のメモリトランジスタ
に対応している。２６ａ〜２６ｐはトンネル絶鎌膜領域
で、その一方の電極が浮遊ゲート電極２５ａ〜２５ｐて
あり、他方が埋め込み電極として形成された書き込み電
極２７ａ〜２７ｄである。２８はメモリセルソース拡散
層で第１図のＶＳラインに相当している。
につながる基板主表面との重畳部分がセレクトトランジ
スタＱｓのチャンネルになる。２４ａ〜２４ｈはメモリ
トランジスタのアドレスラインｘｌ、Ｊ〜Ｘｌ＋１．ｊ
＋７に相当し、メモリトランジスタの制御ゲート電極配
線である。２５８〜２５ｐは浮遊ゲート電極で、それぞ
れＱＭｊ・３〜ＱＭｊ゛１′に１のメモリトランジスタ
に対応している。２６ａ〜２６ｐはトンネル絶鎌膜領域
で、その一方の電極が浮遊ゲート電極２５ａ〜２５ｐて
あり、他方が埋め込み電極として形成された書き込み電
極２７ａ〜２７ｄである。２８はメモリセルソース拡散
層で第１図のＶＳラインに相当している。
第３図（ａ）は第２図のＡ−Ａ’面での、 （ｂ）はＢ
−Ｂ’面での、（ｃ）はｃ−ｃ’面でのそれぞれ構造断
面図の一部である。ここで２１は読み出し・プログラム
用デイジットラインの電極孔、２３はセレクトトランジ
スタのゲート電極、２４はメモリトランジスタの制御ゲ
ート電極、２５は浮遊ゲート電極、２７は書き込み電極
、３１は半導体基体、３２はメモリトランジスタ間及び
メモリトランジスタとセレクトトランジスタとの間を接
続する拡散層、３３はメモリセル読み出し用ドレイン拡
散層、２８はメモリセルのソース拡散層である。また４
１は概ね１００人程成長トンネル絶縁膜、４２はメモリ
トランジスタの第１のゲート絶縁膜、４３は書き込み電
極と浮遊ゲートとの間の第２のゲート絶縁膜、４４は浮
遊ゲートと制御ゲートとの間の第３のゲート絶縁膜、４
５はセレクトトランジスタのゲート絶縁膜、４６はフィ
ールド絶縁膜、４７は層間絶縁膜、４日は金属配線であ
る。書き込み電極２７はフィールド絶縁膜の形成前に基
板内に埋め込みを電極として形成しておく（この書き込
み電極は後に形成される拡散層３２と電気的に接続され
る）。
−Ｂ’面での、（ｃ）はｃ−ｃ’面でのそれぞれ構造断
面図の一部である。ここで２１は読み出し・プログラム
用デイジットラインの電極孔、２３はセレクトトランジ
スタのゲート電極、２４はメモリトランジスタの制御ゲ
ート電極、２５は浮遊ゲート電極、２７は書き込み電極
、３１は半導体基体、３２はメモリトランジスタ間及び
メモリトランジスタとセレクトトランジスタとの間を接
続する拡散層、３３はメモリセル読み出し用ドレイン拡
散層、２８はメモリセルのソース拡散層である。また４
１は概ね１００人程成長トンネル絶縁膜、４２はメモリ
トランジスタの第１のゲート絶縁膜、４３は書き込み電
極と浮遊ゲートとの間の第２のゲート絶縁膜、４４は浮
遊ゲートと制御ゲートとの間の第３のゲート絶縁膜、４
５はセレクトトランジスタのゲート絶縁膜、４６はフィ
ールド絶縁膜、４７は層間絶縁膜、４日は金属配線であ
る。書き込み電極２７はフィールド絶縁膜の形成前に基
板内に埋め込みを電極として形成しておく（この書き込
み電極は後に形成される拡散層３２と電気的に接続され
る）。
第４図（ａ）〜（ｅ）はこのメモリ装置の駆動方法を示
す。（但し、第４図は簡単のためにセレクトトランジス
タに直列接続しであるメモリトランジスタの数を２個に
しである。なお以下では便宜上浮遊ゲートに電子を蓄積
することを消去、浮遊ゲートから電子を放出させること
を書き込みとして説明する）。
す。（但し、第４図は簡単のためにセレクトトランジス
タに直列接続しであるメモリトランジスタの数を２個に
しである。なお以下では便宜上浮遊ゲートに電子を蓄積
することを消去、浮遊ゲートから電子を放出させること
を書き込みとして説明する）。
第４図（ａ）はＱＭＩの１ビツトを選択して書き込む場
合を示す。このときＺｉ、 Ｘｉ、 ｊ＋ＩＹｋに
適当な高電圧”Ｈ”が印加され、Ｘｌ、Ｊ＋Ｚｉ＋１に
は例えば接地電位であるような低電圧”Ｌ”が印加され
、Ｙｋ＋１には”Ｈ”と”、Ｌ”の間の適当な中間電位
”Ｍ”が印加される。このときのＱＭＩ〜ＱＭ４の各ト
ンネル絶縁膜に印加される電位差は第４図（Ｃ）のよう
になる（各電極間には各種の容量が存在するが、ここで
は書き込み電極−浮遊ゲート間を０１、浮遊ゲート−制
御ゲート間をＣ２、その他の容量とＣ１，Ｃ２を合わせ
た全容量をＣＴとして概略の説明を行うことにする）こ
のように選択セルＱＭＩと非選択セルＱＭ２〜ＱＭ４と
はトンネル絶縁膜に印加される電位差が異なるため、第
４図（ｄ）のように選択セルのみの閾値が変動しくつま
り書き込みが行われ）、非選択セルの閾値が変動しない
（つまり誤った書き込み、消去が行われない）ようなＣ
Ｉ。
合を示す。このときＺｉ、 Ｘｉ、 ｊ＋ＩＹｋに
適当な高電圧”Ｈ”が印加され、Ｘｌ、Ｊ＋Ｚｉ＋１に
は例えば接地電位であるような低電圧”Ｌ”が印加され
、Ｙｋ＋１には”Ｈ”と”、Ｌ”の間の適当な中間電位
”Ｍ”が印加される。このときのＱＭＩ〜ＱＭ４の各ト
ンネル絶縁膜に印加される電位差は第４図（Ｃ）のよう
になる（各電極間には各種の容量が存在するが、ここで
は書き込み電極−浮遊ゲート間を０１、浮遊ゲート−制
御ゲート間をＣ２、その他の容量とＣ１，Ｃ２を合わせ
た全容量をＣＴとして概略の説明を行うことにする）こ
のように選択セルＱＭＩと非選択セルＱＭ２〜ＱＭ４と
はトンネル絶縁膜に印加される電位差が異なるため、第
４図（ｄ）のように選択セルのみの閾値が変動しくつま
り書き込みが行われ）、非選択セルの閾値が変動しない
（つまり誤った書き込み、消去が行われない）ようなＣ
Ｉ。
Ｃ２の容量の組合せ及びＩＴ Ｍｌｌ、”Ｈ゛の電圧の
組合せを決定することより、選択セルのみの書き込みが
行われるようにすることが可能である。
組合せを決定することより、選択セルのみの書き込みが
行われるようにすることが可能である。
第４図（ｂ）はＱＭＩの１ビツトのみを選択して消去す
る場合を示す。このとき第４図（ａ）の場合と同様に表
１の様な電位関係が生じ、ＱＭＩの浮遊ゲート−書き込
み電極間の電界強度が最も強くなり消去されろ。
る場合を示す。このとき第４図（ａ）の場合と同様に表
１の様な電位関係が生じ、ＱＭＩの浮遊ゲート−書き込
み電極間の電界強度が最も強くなり消去されろ。
（以下、余白）
表１
） ム °Ｈ：
Ｉ ＣＴ
複数のビットを消去する場合は第４図（ｂ）においてＹ
ｋ＋１をＬ”にすることによりＱＭＩとＱＭ２が同時に
消去できる。
ｋ＋１をＬ”にすることによりＱＭＩとＱＭ２が同時に
消去できる。
第４図（ｅ）は読み出し時の駆動方法を示す。
ＱＭＩを選択する場合はＸｉ、ｊに読み出し時アドレス
ライン低レベルＶＸＲＬを、他のメモリトランジスタの
アドレスラインに読み出し時アドレスライン高レベルＶ
ＸＲＨを印加する。このｖＸＲＨは消去状態のメモリト
ランジスタの闇値電圧ＶＴＭＥより高い値に設定され、
またＶＸＲＬは消去状態および書き込み状態の閾値電圧
ＶＴＭＥ、ＶＴＭ−の差を判定できる値に設定される。
ライン低レベルＶＸＲＬを、他のメモリトランジスタの
アドレスラインに読み出し時アドレスライン高レベルＶ
ＸＲＨを印加する。このｖＸＲＨは消去状態のメモリト
ランジスタの闇値電圧ＶＴＭＥより高い値に設定され、
またＶＸＲＬは消去状態および書き込み状態の閾値電圧
ＶＴＭＥ、ＶＴＭ−の差を判定できる値に設定される。
この結果ＱＭ３は消去状態であっても書き込み状態であ
ってもオン状態となる。ＱＭＩの閾値電圧ＶＴＭがＶＸ
ＲＬよりも低ければ（つまり書き込まれていれば）ＱＭ
Ｉはオン状態となり読み出し用デジット線ＹｋからＱＭ
ｌ、０Ｍ３を通じてＶｓに電流が流れる。逆にＱＭＩの
閾値電圧ＶＴＭがＶＸＲＨよりも高ければ（つまり消去
されていれば）、ＱＭＩはオフ状態になり読み出し用デ
ジット線には電流が流れない。このデジット線の電流の
有無を検知することにより、情報の１°ｌ 、 ＋ｔ
ｏ＋１判定を行うことができる。
ってもオン状態となる。ＱＭＩの閾値電圧ＶＴＭがＶＸ
ＲＬよりも低ければ（つまり書き込まれていれば）ＱＭ
Ｉはオン状態となり読み出し用デジット線ＹｋからＱＭ
ｌ、０Ｍ３を通じてＶｓに電流が流れる。逆にＱＭＩの
閾値電圧ＶＴＭがＶＸＲＨよりも高ければ（つまり消去
されていれば）、ＱＭＩはオフ状態になり読み出し用デ
ジット線には電流が流れない。このデジット線の電流の
有無を検知することにより、情報の１°ｌ 、 ＋ｔ
ｏ＋１判定を行うことができる。
［発明の効果］
以上説明したように本発明は、一つのセレクトトランジ
スタに複数個のメモリトランジスタが直列接続されソー
ス拡散層に到ることにより、従来のような一つのメモリ
セルがセレクトトランジスタとメモリトランジスタ及び
デイジット線電極孔、ソース拡散層から構成された構造
に比較して実行的にセル面積を小さくすることができる
という効果がある。この実行的な縮小効果は製造面の技
術的縮小化を必要としないため容易に実現できる。
スタに複数個のメモリトランジスタが直列接続されソー
ス拡散層に到ることにより、従来のような一つのメモリ
セルがセレクトトランジスタとメモリトランジスタ及び
デイジット線電極孔、ソース拡散層から構成された構造
に比較して実行的にセル面積を小さくすることができる
という効果がある。この実行的な縮小効果は製造面の技
術的縮小化を必要としないため容易に実現できる。
当然ながら１つのセレクトトランジスタに接続されるメ
モリトランジスタの数が多いほどこの縮小効果は大きく
なる。また本発明ではトンネル絶縁膜領域をフィールド
絶縁膜に囲まれた領域内に自己整合的に形成できるため
浮遊ゲートと書き込み電極（拡散Ｎ）との間の容量を小
さく抑えることができ、浮遊ゲート電極と制御ゲート電
極との間の容量と、浮遊ゲート電極と拡散層との間の容
量との比率を大きくすることができるため書き込み消去
特性を改善する効果がある。
モリトランジスタの数が多いほどこの縮小効果は大きく
なる。また本発明ではトンネル絶縁膜領域をフィールド
絶縁膜に囲まれた領域内に自己整合的に形成できるため
浮遊ゲートと書き込み電極（拡散Ｎ）との間の容量を小
さく抑えることができ、浮遊ゲート電極と制御ゲート電
極との間の容量と、浮遊ゲート電極と拡散層との間の容
量との比率を大きくすることができるため書き込み消去
特性を改善する効果がある。
第１図は本発明の一実施例のメモリセルマトリクスを示
す回路図、第２図は第１図のマトリクスのパターンを示
す平面図、第３図（ａ）〜（Ｃ）は第２図の構造断面を
それぞれ示す断面図、第４図（ａ）（ｂ）はメモリ装置
の駆動方法をそれぞれ示す回路図、第４図（Ｃ）はメモ
リセルの等価回路図、第４図（ｄ）は闇値の変化を示す
グラフ、第４図（ｅ）は読み出し時の動作を示す回路図
、第５図は従来のメモリセルマトリクスを示す回路図、
第６図は従来のメモリセルマトリクスの配列単位を示す
断面図である。 ２１・・・・読み出しプログラム用デイジットラインへ
の接続のための電極孔、 ２３・・・・セレクトトランジスタのアドレスライン、 ２４・・・メモリトランジスタのアドレスライン、２５
・・・浮遊ゲート電極、 ２６・・・トンネル絶縁膜領域、 ２７・・・書き込み電極、 ２８・・φメモリセルソース拡散層。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第 ４図 ＹＫ
ＹＫ士１ デジットラインＹＫ Ｙ
Ｋ。 第４はＣ） 第 ４図（ｄ） 第４吟ｅ） デジットライン ＹＫ ＹＫ ＋１： ｉ テ“ジャト未駁 雫ｊ何平ゲヒト トン竿ル繕ａ月１
す回路図、第２図は第１図のマトリクスのパターンを示
す平面図、第３図（ａ）〜（Ｃ）は第２図の構造断面を
それぞれ示す断面図、第４図（ａ）（ｂ）はメモリ装置
の駆動方法をそれぞれ示す回路図、第４図（Ｃ）はメモ
リセルの等価回路図、第４図（ｄ）は闇値の変化を示す
グラフ、第４図（ｅ）は読み出し時の動作を示す回路図
、第５図は従来のメモリセルマトリクスを示す回路図、
第６図は従来のメモリセルマトリクスの配列単位を示す
断面図である。 ２１・・・・読み出しプログラム用デイジットラインへ
の接続のための電極孔、 ２３・・・・セレクトトランジスタのアドレスライン、 ２４・・・メモリトランジスタのアドレスライン、２５
・・・浮遊ゲート電極、 ２６・・・トンネル絶縁膜領域、 ２７・・・書き込み電極、 ２８・・φメモリセルソース拡散層。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第 ４図 ＹＫ
ＹＫ士１ デジットラインＹＫ Ｙ
Ｋ。 第４はＣ） 第 ４図（ｄ） 第４吟ｅ） デジットライン ＹＫ ＹＫ ＋１： ｉ テ“ジャト未駁 雫ｊ何平ゲヒト トン竿ル繕ａ月１
Claims (1)
- 一導電型半導体基板表面に設けられた該半導体基板と逆
導電型のソース及びドレイン領域と、フィールド絶縁膜
下に設けられた前記半導体基板と逆導電型の書き込み電
極と、前記ソース、ドレイン領域間の前記半導体基板上
に第１の絶縁膜を介して設けられ、かつ前記書き込み電
極の少なくとも一部の領域で第２のゲート絶縁膜を介し
て該書き込み電極と対向するが如く形成された浮遊ゲー
ト電極と、該浮遊ゲート電極上に第３のゲート絶縁膜を
介して形成された制御ゲート電極とからなる不揮発性半
導体記憶素子を有する半導体装置であり、一対のソース
、ドレイン領域とゲート電極とを有する選択用トランジ
スタと複数の前記不揮発性半導体記憶素子が直列に接続
され且つ書き込み電極が互いに共通接続された不揮発性
半導体記憶素子群とを含み、前記不揮発性半導体記憶素
子群の一端のドレイン領域が前記選択用トランジスタの
ソース領域に接続された他の一端のソース領域がソース
ラインに接続され、書き込み電極が前記選択用トランジ
スタのソース領域に接続されていることを特徴とする不
揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63101814A JPH01273350A (ja) | 1988-04-25 | 1988-04-25 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63101814A JPH01273350A (ja) | 1988-04-25 | 1988-04-25 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01273350A true JPH01273350A (ja) | 1989-11-01 |
Family
ID=14310596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63101814A Pending JPH01273350A (ja) | 1988-04-25 | 1988-04-25 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01273350A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0222865A (ja) * | 1988-07-11 | 1990-01-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2010129979A (ja) * | 2008-12-01 | 2010-06-10 | Rohm Co Ltd | Ｅｅｐｒｏｍ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60246099A (ja) * | 1984-05-07 | 1985-12-05 | ドイチエ・アイテイーテイー・インダストリーズ・ゲゼルシヤフト・ミト・ベシユレンクタ・ハフツンク | 半導体フローテイングゲートメモリセル |
| JPS62155568A (ja) * | 1985-12-27 | 1987-07-10 | Nec Corp | 不揮発性半導体記憶装置 |
-
1988
- 1988-04-25 JP JP63101814A patent/JPH01273350A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60246099A (ja) * | 1984-05-07 | 1985-12-05 | ドイチエ・アイテイーテイー・インダストリーズ・ゲゼルシヤフト・ミト・ベシユレンクタ・ハフツンク | 半導体フローテイングゲートメモリセル |
| JPS62155568A (ja) * | 1985-12-27 | 1987-07-10 | Nec Corp | 不揮発性半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0222865A (ja) * | 1988-07-11 | 1990-01-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2010129979A (ja) * | 2008-12-01 | 2010-06-10 | Rohm Co Ltd | Ｅｅｐｒｏｍ |
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