JPH05110113A - 半導体記憶装置およびその記憶情報読出方法 - Google Patents
半導体記憶装置およびその記憶情報読出方法Info
- Publication number
- JPH05110113A JPH05110113A JP3272726A JP27272691A JPH05110113A JP H05110113 A JPH05110113 A JP H05110113A JP 3272726 A JP3272726 A JP 3272726A JP 27272691 A JP27272691 A JP 27272691A JP H05110113 A JPH05110113 A JP H05110113A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- region
- drain region
- information
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 238000000034 method Methods 0.000 title claims description 12
- 239000002784 hot electron Substances 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 230000015556 catabolic process Effects 0.000 claims description 10
- 238000012544 monitoring process Methods 0.000 claims description 5
- 238000009792 diffusion process Methods 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 8
- 239000010410 layer Substances 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 7
- -1 boron ions Chemical class 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 150000001768 cations Chemical class 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【構成】制御ゲート20およびドレイン領域14に正の
高電圧を印加するとともに、ソース領域13を接地する
と、ドレイン領域14の境界部でホットエレクトロンが
発生する。このホットエレクトロンは、トンネル酸化膜
17を通過して浮遊ゲート18に注入される。これによ
り、情報の書込が達成される。情報の読出時には、ドレ
イン領域14を接地するとともに、ソース領域13に正
の読出電圧を与え、制御ゲート20には所定のセンス電
圧を印加する。このとき、浮遊ゲート18にエレクトロ
ンが蓄積されていればソース・ドレイン間は遮断状態に
保たれ、エレクトロンが蓄積されていなければソース・
ドレイン間が導通する。 【効果】読出時にドレイン領域14の境界部でホットエ
レクトロンが発生することがないので、いわゆるソフト
ライトを有効に防止できる。
高電圧を印加するとともに、ソース領域13を接地する
と、ドレイン領域14の境界部でホットエレクトロンが
発生する。このホットエレクトロンは、トンネル酸化膜
17を通過して浮遊ゲート18に注入される。これによ
り、情報の書込が達成される。情報の読出時には、ドレ
イン領域14を接地するとともに、ソース領域13に正
の読出電圧を与え、制御ゲート20には所定のセンス電
圧を印加する。このとき、浮遊ゲート18にエレクトロ
ンが蓄積されていればソース・ドレイン間は遮断状態に
保たれ、エレクトロンが蓄積されていなければソース・
ドレイン間が導通する。 【効果】読出時にドレイン領域14の境界部でホットエ
レクトロンが発生することがないので、いわゆるソフト
ライトを有効に防止できる。
Description
【0001】
【産業上の利用分野】本発明は、EPROMやEEPR
OMなどで好適に実施され、浮遊ゲートを有するトラン
ジスタをメモリセルに用いた半導体記憶装置およびその
記憶情報読出方法に関するものである。
OMなどで好適に実施され、浮遊ゲートを有するトラン
ジスタをメモリセルに用いた半導体記憶装置およびその
記憶情報読出方法に関するものである。
【0002】
【従来の技術】EPROMやEEPROMのような電気
的に書き込み可能なROM(リード・オンリ・メモリ)
には、従来から、図10に示す構造の、浮遊ゲートを有
するトランジスタが適用されている。すなわち、p型半
導体基板1にn+ 型高濃度不純物領域を形成してソース
領域2およびドレイン領域3が設けられ、その間の半導
体基板1の表面に絶縁膜4を介して電気的に絶縁した浮
遊ゲート5が形成され、さらに絶縁膜6を挟んで制御ゲ
ート7が形成されている。
的に書き込み可能なROM(リード・オンリ・メモリ)
には、従来から、図10に示す構造の、浮遊ゲートを有
するトランジスタが適用されている。すなわち、p型半
導体基板1にn+ 型高濃度不純物領域を形成してソース
領域2およびドレイン領域3が設けられ、その間の半導
体基板1の表面に絶縁膜4を介して電気的に絶縁した浮
遊ゲート5が形成され、さらに絶縁膜6を挟んで制御ゲ
ート7が形成されている。
【0003】制御ゲート7およびドレイン領域3に正の
高電圧を印加するとともにソース領域2を接地して、ソ
ース・ドレイン間に電流を流すと、ドレイン領域3の端
部3Aでホットエレクトロンが発生する。このホットエ
レクトロンは、絶縁膜4を通過して浮遊ゲート5に注入
される。このようにして書込みが行われる。ドレイン領
域3を構成する拡散層の不純物濃度のプロファイルは、
その境界において急峻に変化するようになっている。こ
れによりチャネル領域8とドレイン領域3との境界で強
い電場が形成されるので、ホットエレクトロンが容易に
発生する。
高電圧を印加するとともにソース領域2を接地して、ソ
ース・ドレイン間に電流を流すと、ドレイン領域3の端
部3Aでホットエレクトロンが発生する。このホットエ
レクトロンは、絶縁膜4を通過して浮遊ゲート5に注入
される。このようにして書込みが行われる。ドレイン領
域3を構成する拡散層の不純物濃度のプロファイルは、
その境界において急峻に変化するようになっている。こ
れによりチャネル領域8とドレイン領域3との境界で強
い電場が形成されるので、ホットエレクトロンが容易に
発生する。
【0004】読み出しが行われるときには、ソース領域
2が接地されるとともに、ドレイン領域3に所定の正の
電圧(たとえば2V)が印加される。この状態で、制御
ゲート7に、所定のセンス電圧が印加される。ソース・
ドレイン間を導通させるための閾値電圧Vthは、浮遊
ゲート5の状態によって異なる。すなわち、浮遊ゲート
5にエレクトロンが注入された状態では閾値電圧Vth
は高くなり、エレクトロンが未注入の状態であれば閾値
電圧Vthは低くなる。そこで、上記のセンス電圧を高
い閾値電圧と低い閾値電圧との間の電圧値に選んでおけ
ば、このようなセンス電圧を制御ゲート7に印加すると
ともに、ソース・ドレイン間が導通するか否かを監視す
ることで、このセルに蓄積された情報の読出を達成でき
る。
2が接地されるとともに、ドレイン領域3に所定の正の
電圧(たとえば2V)が印加される。この状態で、制御
ゲート7に、所定のセンス電圧が印加される。ソース・
ドレイン間を導通させるための閾値電圧Vthは、浮遊
ゲート5の状態によって異なる。すなわち、浮遊ゲート
5にエレクトロンが注入された状態では閾値電圧Vth
は高くなり、エレクトロンが未注入の状態であれば閾値
電圧Vthは低くなる。そこで、上記のセンス電圧を高
い閾値電圧と低い閾値電圧との間の電圧値に選んでおけ
ば、このようなセンス電圧を制御ゲート7に印加すると
ともに、ソース・ドレイン間が導通するか否かを監視す
ることで、このセルに蓄積された情報の読出を達成でき
る。
【0005】記憶情報の消去は、紫外線を照射して浮遊
ゲート5内のエレクトロンを散逸させることによって行
えるほか、制御ゲート7を接地するとともに、ソース領
域2に正の高電圧を印加して、浮遊ゲート5内のエレク
トロンをソース領域2へF−Nトンネルさせることによ
っても達成できる。
ゲート5内のエレクトロンを散逸させることによって行
えるほか、制御ゲート7を接地するとともに、ソース領
域2に正の高電圧を印加して、浮遊ゲート5内のエレク
トロンをソース領域2へF−Nトンネルさせることによ
っても達成できる。
【0006】
【発明が解決しようとする課題】上述のように、ホット
エレクトロンの発生効率を高めるために、ドレイン領域
3の不純物濃度は、チャネル領域との境界で急峻に変化
するようにされている。しかし、このようにホットエレ
クトロンが極めて発生し易い構造であるために、読出時
にドレイン領域3に印加される低い電圧によっても微量
のホットエレクトロンが発生する。このため、セルから
の読出を行う度ごとに、ドレイン領域3の端部3Aで生
じた微量のホットエレクトロンが浮遊ゲート5に注入さ
れていくことになる。このため、トランジスタの閾値電
圧Vthが少しずつ変化していく。このような現象は、
一般に、ソフトライトと呼ばれている。
エレクトロンの発生効率を高めるために、ドレイン領域
3の不純物濃度は、チャネル領域との境界で急峻に変化
するようにされている。しかし、このようにホットエレ
クトロンが極めて発生し易い構造であるために、読出時
にドレイン領域3に印加される低い電圧によっても微量
のホットエレクトロンが発生する。このため、セルから
の読出を行う度ごとに、ドレイン領域3の端部3Aで生
じた微量のホットエレクトロンが浮遊ゲート5に注入さ
れていくことになる。このため、トランジスタの閾値電
圧Vthが少しずつ変化していく。このような現象は、
一般に、ソフトライトと呼ばれている。
【0007】図11は、ソフトライト特性を示すグラフ
であり、ドレイン領域3に読出電圧VD を連続的に印加
した状態で、閾値電圧Vthの変化が10%以下に保た
れる期間をライフタイムとして測定した結果が示されて
いる。曲線L1,L2,L3はそれぞれゲート長を0.
9μm、0.8μm、0.7μmとした場合に対応して
いる。この図11から、読出電圧VD が高い程ライフタ
イムが短くなることが理解される。たとえば、ソフトラ
イト耐性として、10年間にわたる連続読出状態で閾値
電圧Vthのシフトが10%以下であることを要求する
こととすると、ゲート長が0.8μmのセルの場合、読
出電圧VD を1.2V以下に抑えなければならない。
であり、ドレイン領域3に読出電圧VD を連続的に印加
した状態で、閾値電圧Vthの変化が10%以下に保た
れる期間をライフタイムとして測定した結果が示されて
いる。曲線L1,L2,L3はそれぞれゲート長を0.
9μm、0.8μm、0.7μmとした場合に対応して
いる。この図11から、読出電圧VD が高い程ライフタ
イムが短くなることが理解される。たとえば、ソフトラ
イト耐性として、10年間にわたる連続読出状態で閾値
電圧Vthのシフトが10%以下であることを要求する
こととすると、ゲート長が0.8μmのセルの場合、読
出電圧VD を1.2V以下に抑えなければならない。
【0008】このように、読出時にドレイン領域3への
印加電圧VD をあまり高くすることができないため、セ
ルの読出電流には限界があり、このため、読出速度の高
速化が妨げられていた。そこで、本発明の目的は、上述
の技術的課題を解決し、ソフトライトを有効に防ぐこと
ができる半導体記憶装置を提供することである。
印加電圧VD をあまり高くすることができないため、セ
ルの読出電流には限界があり、このため、読出速度の高
速化が妨げられていた。そこで、本発明の目的は、上述
の技術的課題を解決し、ソフトライトを有効に防ぐこと
ができる半導体記憶装置を提供することである。
【0009】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体記憶装置は、半導体基板にチャネル
領域を挟んで形成したソース領域およびドレイン領域
と、上記チャネル領域の上部に電気的に絶縁状態で設け
られた浮遊ゲートと、この浮遊ゲート上に設けられた制
御ゲートとを有するトランジスタをメモリセルに用い、
上記ソース領域、ドレイン領域および制御ゲートに各所
定の電圧を印加して、上記ドレイン領域とチャネル領域
との境界で生じたホットエレクトロンまたはホットホー
ルを上記浮遊ゲートに注入させることにより情報の書込
を行うようにした半導体記憶装置において、情報の読出
時に、ソース領域とドレイン領域との間に印加する電圧
の極性を書込時とは反転するとともに、制御ゲートに所
定のセンス電圧を印加する手段と、上記読出時に、上記
トランジスタが導通するか否かを監視する手段とを含む
ものである。
めの本発明の半導体記憶装置は、半導体基板にチャネル
領域を挟んで形成したソース領域およびドレイン領域
と、上記チャネル領域の上部に電気的に絶縁状態で設け
られた浮遊ゲートと、この浮遊ゲート上に設けられた制
御ゲートとを有するトランジスタをメモリセルに用い、
上記ソース領域、ドレイン領域および制御ゲートに各所
定の電圧を印加して、上記ドレイン領域とチャネル領域
との境界で生じたホットエレクトロンまたはホットホー
ルを上記浮遊ゲートに注入させることにより情報の書込
を行うようにした半導体記憶装置において、情報の読出
時に、ソース領域とドレイン領域との間に印加する電圧
の極性を書込時とは反転するとともに、制御ゲートに所
定のセンス電圧を印加する手段と、上記読出時に、上記
トランジスタが導通するか否かを監視する手段とを含む
ものである。
【0010】なお、上記ドレイン領域と半導体基板との
境界部は、ホットエレトクロンまたはホットホールが発
生し易い構造となっており、上記ソース領域と半導体基
板との境界部は、高耐圧構造となっていることが好まし
い。また、本発明の半導体記憶装置の記憶情報読出方法
は、半導体基板にチャネル領域を挟んで形成したソース
領域およびドレイン領域と、上記チャネル領域の上部に
電気的に絶縁状態で設けられた浮遊ゲートと、この浮遊
ゲート上に設けられた制御ゲートとを有するトランジス
タをメモリセルに用い、上記ソース領域、ドレイン領域
および制御ゲートに所定の電圧を印加して、上記ドレイ
ン領域とチャネル領域との境界で生じたホットエレクト
ロンまたはホットホールを上記浮遊ゲートに注入させる
ことにより情報の書込を行うようにした半導体記憶装置
の記憶情報を読み出す方法であって、情報の読出時に
は、ソース領域とドレイン領域との間に印加する電圧の
極性を書込時とは反転するとともに制御ゲートには所定
のセンス電圧を印加し、さらに、上記トランジスタが導
通するか否かを監視することを特徴とする。
境界部は、ホットエレトクロンまたはホットホールが発
生し易い構造となっており、上記ソース領域と半導体基
板との境界部は、高耐圧構造となっていることが好まし
い。また、本発明の半導体記憶装置の記憶情報読出方法
は、半導体基板にチャネル領域を挟んで形成したソース
領域およびドレイン領域と、上記チャネル領域の上部に
電気的に絶縁状態で設けられた浮遊ゲートと、この浮遊
ゲート上に設けられた制御ゲートとを有するトランジス
タをメモリセルに用い、上記ソース領域、ドレイン領域
および制御ゲートに所定の電圧を印加して、上記ドレイ
ン領域とチャネル領域との境界で生じたホットエレクト
ロンまたはホットホールを上記浮遊ゲートに注入させる
ことにより情報の書込を行うようにした半導体記憶装置
の記憶情報を読み出す方法であって、情報の読出時に
は、ソース領域とドレイン領域との間に印加する電圧の
極性を書込時とは反転するとともに制御ゲートには所定
のセンス電圧を印加し、さらに、上記トランジスタが導
通するか否かを監視することを特徴とする。
【0011】
【作用】上記の構成によれば、たとえドレイン領域とチ
ャネル領域との境界を、ホットエレクトロンまたはホッ
トホールが生じやすい構造とした場合であっても、情報
の読出時には、ソース・ドレイン間に書込時とは反対の
極性の電圧が印加されるので、ドレイン領域の境界でホ
ットエレクトロンまたはホットホールが生成されること
を防止できる。
ャネル領域との境界を、ホットエレクトロンまたはホッ
トホールが生じやすい構造とした場合であっても、情報
の読出時には、ソース・ドレイン間に書込時とは反対の
極性の電圧が印加されるので、ドレイン領域の境界でホ
ットエレクトロンまたはホットホールが生成されること
を防止できる。
【0012】したがって、情報の読出時に浮遊ゲートの
蓄積電荷量に変化が生じることはないから、いわゆるソ
フトライトを確実に防止できる。また、ソース領域はホ
ットエレクトロンやホットホールが生成し難い高耐圧構
造としても書込に支障が生じることはないから、このよ
うな高耐圧構造を採用することで、ソース領域に高い電
圧を印加して、高速読出動作を実現することもできる。
蓄積電荷量に変化が生じることはないから、いわゆるソ
フトライトを確実に防止できる。また、ソース領域はホ
ットエレクトロンやホットホールが生成し難い高耐圧構
造としても書込に支障が生じることはないから、このよ
うな高耐圧構造を採用することで、ソース領域に高い電
圧を印加して、高速読出動作を実現することもできる。
【0013】なお、メモリセルの記憶情報は、制御ゲー
トに所定のセンス電圧を印加したときに、このセルのト
ランジスタが導通するか遮断状態に保たれるかを監視す
ることによって検知できる。すなわち、ホットエレクト
ロンなどが浮遊ゲートに注入されて蓄えられている状態
と、浮遊ゲートに電荷が蓄えられていない状態とでは、
トランジスタが導通する閾値電圧が異なるから、この二
種類の閾値電圧の間の値のセンス電圧を制御ゲートに印
加し、このときのトランジスタの導通/非導通を調べる
ことによって、記憶情報が読み出せることになる。
トに所定のセンス電圧を印加したときに、このセルのト
ランジスタが導通するか遮断状態に保たれるかを監視す
ることによって検知できる。すなわち、ホットエレクト
ロンなどが浮遊ゲートに注入されて蓄えられている状態
と、浮遊ゲートに電荷が蓄えられていない状態とでは、
トランジスタが導通する閾値電圧が異なるから、この二
種類の閾値電圧の間の値のセンス電圧を制御ゲートに印
加し、このときのトランジスタの導通/非導通を調べる
ことによって、記憶情報が読み出せることになる。
【0014】
【実施例】以下では、本発明の実施例を、添付図面を参
照して詳細に説明する。図1は、本発明の一実施例の半
導体記憶装置のメモリセルを構成するトランジスタの構
成を示す断面図であり、図1(b) は図1(a) の切断面線
I−Iから見た断面図である。p型半導体基板11に
は、チャネル領域12を挟んでn+ 型のソース領域13
およびドレイン領域14が形成されている。ソース領域
13と半導体基板11との境界には、ソース領域13を
高耐圧構造とするために、n- 型拡散層15が形成され
ている。また、ドレイン領域14と半導体基板11との
境界には、この境界部分で強い電場を形成させてホット
エレクトロンの発生効率を高めるためのp型拡散層16
が形成されている。
照して詳細に説明する。図1は、本発明の一実施例の半
導体記憶装置のメモリセルを構成するトランジスタの構
成を示す断面図であり、図1(b) は図1(a) の切断面線
I−Iから見た断面図である。p型半導体基板11に
は、チャネル領域12を挟んでn+ 型のソース領域13
およびドレイン領域14が形成されている。ソース領域
13と半導体基板11との境界には、ソース領域13を
高耐圧構造とするために、n- 型拡散層15が形成され
ている。また、ドレイン領域14と半導体基板11との
境界には、この境界部分で強い電場を形成させてホット
エレクトロンの発生効率を高めるためのp型拡散層16
が形成されている。
【0015】チャネル領域12の表面にはトンネル酸化
膜17、浮遊ゲート18、ONO(Oxide-Nitride-Oxid
e )層間絶縁膜19および制御ゲート20が順に積層さ
れて形成されている。さらに層間絶縁膜21が介在した
状態で、コンタクト孔31を介してドレイン領域14に
接続されたAl配線22が形成され、さらに全面を被覆
するパッシベーション膜23が形成されている。なお、
図1(b) において、24はフィールド酸化膜を示す。
膜17、浮遊ゲート18、ONO(Oxide-Nitride-Oxid
e )層間絶縁膜19および制御ゲート20が順に積層さ
れて形成されている。さらに層間絶縁膜21が介在した
状態で、コンタクト孔31を介してドレイン領域14に
接続されたAl配線22が形成され、さらに全面を被覆
するパッシベーション膜23が形成されている。なお、
図1(b) において、24はフィールド酸化膜を示す。
【0016】図2は、上述のトランジスタをメモリセル
として用いた半導体記憶装置の平面図であり、層間絶縁
膜21およびパッシベーション膜23を除いた構成が示
されている。この図2において、上記の図1に示された
各部に対応する部分には、同一の参照符号を付して示
す。制御ゲート20は、一定の方向に整列した複数のト
ランジスタにより共有されてワード線W1,W2,・・・・
を形成し、Al配線22は、ワード線W1,W2,・・・・
に交差する方向に整列したトランジスタの各ドレイン領
域14に共通接続されてビット線B1,B2,・・・・を形
成している。
として用いた半導体記憶装置の平面図であり、層間絶縁
膜21およびパッシベーション膜23を除いた構成が示
されている。この図2において、上記の図1に示された
各部に対応する部分には、同一の参照符号を付して示
す。制御ゲート20は、一定の方向に整列した複数のト
ランジスタにより共有されてワード線W1,W2,・・・・
を形成し、Al配線22は、ワード線W1,W2,・・・・
に交差する方向に整列したトランジスタの各ドレイン領
域14に共通接続されてビット線B1,B2,・・・・を形
成している。
【0017】図3は、図2に示された半導体記憶装置の
電気回路図であり、隣接する4個のメモリセルC11,
C12,C21,C22に関する回路構成が示されてい
る。各メモリセルのトランジスタのソースは、ラインS
1に共通に接続されている。下記表1には、セルC11
に対して、書込、読出および消去を行う各場合に、ワー
ド線W1,W2、ビット線B1,B2、およびラインS
1、ならびに半導体基板11に印加される電圧がまとめ
て示されている。以下では、この表1に基づき、メモリ
C11に関する書込、読出および消去の各動作について
説明する。
電気回路図であり、隣接する4個のメモリセルC11,
C12,C21,C22に関する回路構成が示されてい
る。各メモリセルのトランジスタのソースは、ラインS
1に共通に接続されている。下記表1には、セルC11
に対して、書込、読出および消去を行う各場合に、ワー
ド線W1,W2、ビット線B1,B2、およびラインS
1、ならびに半導体基板11に印加される電圧がまとめ
て示されている。以下では、この表1に基づき、メモリ
C11に関する書込、読出および消去の各動作について
説明する。
【0018】
【表1】
【0019】<書込動作>メモリセルC11への書込の
際には、ビット線B1およびワード線W1にそれぞれ1
2V,12Vの高電圧が印加されるとともに、ラインS
1は接地電位とされる。これにより、メモリセルC11
のトランジスタでは、ドレイン領域14とチャネル領域
12との境界に生じる強い電場のためにホットエレクト
ロンが生じる。このホットエレクトロンは、トンネル酸
化膜17を通過して浮遊ゲート18に蓄えられる。な
お、ワード線W2およびビット線B1はいずれも接地電
位とされ、これにより、メモリセルC12,C21およ
びC22は非選択状態となる。
際には、ビット線B1およびワード線W1にそれぞれ1
2V,12Vの高電圧が印加されるとともに、ラインS
1は接地電位とされる。これにより、メモリセルC11
のトランジスタでは、ドレイン領域14とチャネル領域
12との境界に生じる強い電場のためにホットエレクト
ロンが生じる。このホットエレクトロンは、トンネル酸
化膜17を通過して浮遊ゲート18に蓄えられる。な
お、ワード線W2およびビット線B1はいずれも接地電
位とされ、これにより、メモリセルC12,C21およ
びC22は非選択状態となる。
【0020】浮遊ゲート18にエレクトロンが蓄えられ
た状態と、蓄えられていない状態とでは、ソース・ドレ
イン間を導通させるために必要なゲート電圧が変化す
る。すなわち、ソース・ドレイン間を導通させるための
閾値電圧は、浮遊ゲート18にエレクトロンを注入した
状態の方が高くなる。このようにして、閾値電圧を2種
類に設定することで「1」または「0」の二値データを
各セルに記憶させることができる。
た状態と、蓄えられていない状態とでは、ソース・ドレ
イン間を導通させるために必要なゲート電圧が変化す
る。すなわち、ソース・ドレイン間を導通させるための
閾値電圧は、浮遊ゲート18にエレクトロンを注入した
状態の方が高くなる。このようにして、閾値電圧を2種
類に設定することで「1」または「0」の二値データを
各セルに記憶させることができる。
【0021】<読出動作>メモリセルC11の記憶情報
の読出に当たっては、ワード線W1にセンス電圧である
2Vが印加され、ビット線B1が接地されるとともに、
ラインS1に2Vの正電圧が印加される。すなわち、メ
モリセルC11のソース・ドレイン間に印加される電圧
は書込時とは反転され、ドレインには電圧は印加されな
い。
の読出に当たっては、ワード線W1にセンス電圧である
2Vが印加され、ビット線B1が接地されるとともに、
ラインS1に2Vの正電圧が印加される。すなわち、メ
モリセルC11のソース・ドレイン間に印加される電圧
は書込時とは反転され、ドレインには電圧は印加されな
い。
【0022】このようにドレインに電圧を印加しないよ
うにすると、ドレイン領域14と基板11との間でのホ
ットエレクトロンの発生が防がれるので、浮遊ゲート1
8における蓄積電荷の変化が抑制される。一方、ソース
領域13と半導体基板12との境界は、n- 拡散層15
により高耐圧構造となっているから、この領域でホット
エレクトロンが発生することはない。したがって、上述
のような電圧の印加を伴う読出動作では、いわゆるソフ
トライトを有効に防止することができる。
うにすると、ドレイン領域14と基板11との間でのホ
ットエレクトロンの発生が防がれるので、浮遊ゲート1
8における蓄積電荷の変化が抑制される。一方、ソース
領域13と半導体基板12との境界は、n- 拡散層15
により高耐圧構造となっているから、この領域でホット
エレクトロンが発生することはない。したがって、上述
のような電圧の印加を伴う読出動作では、いわゆるソフ
トライトを有効に防止することができる。
【0023】なお、センス電圧とは、浮遊ゲート18に
エレクトロンが注入されていない場合の閾値電圧と、エ
レクトロンが蓄えられている状態での閾値電圧との中間
的な値の電圧である。したがって、このセンス電圧を印
加すると、浮遊ゲート18にエレクトロンが蓄えられて
いるかどうかで、ソース・ドレイン間の導通/非導通が
決まることになる。なお、ワード線W2は接地電位とさ
れ、また、ビット線B2は、ラインS1と同じ2Vが与
えられるか、または開放状態とされる。
エレクトロンが注入されていない場合の閾値電圧と、エ
レクトロンが蓄えられている状態での閾値電圧との中間
的な値の電圧である。したがって、このセンス電圧を印
加すると、浮遊ゲート18にエレクトロンが蓄えられて
いるかどうかで、ソース・ドレイン間の導通/非導通が
決まることになる。なお、ワード線W2は接地電位とさ
れ、また、ビット線B2は、ラインS1と同じ2Vが与
えられるか、または開放状態とされる。
【0024】浮遊ゲート18にエレクトロンが蓄えられ
ていない場合には閾値電圧はセンス電圧よりも低いか
ら、セルC11のソース・ドレイン間は導通することに
なる。このため、当初接地電位であったビット線B1の
電位は、ラインS1に2Vの電圧が印加されることによ
って、2Vに上がることになる。一方、浮遊ゲート18
にエレクトロンが蓄えられている場合には、閾値電圧は
センス電圧よりも高いから、セルC11は非導通状態に
保たれる。このため、ビット線B1の電位も接地電位の
ままとなる。したがって、上述のような各電圧を、ワー
ド線W1,W2、ビット線B1,B2およびラインS1
に印加するとともに、ビット線B1の電位の変化を調べ
ることにより、セルC1の記憶情報が読み出せることに
なる。
ていない場合には閾値電圧はセンス電圧よりも低いか
ら、セルC11のソース・ドレイン間は導通することに
なる。このため、当初接地電位であったビット線B1の
電位は、ラインS1に2Vの電圧が印加されることによ
って、2Vに上がることになる。一方、浮遊ゲート18
にエレクトロンが蓄えられている場合には、閾値電圧は
センス電圧よりも高いから、セルC11は非導通状態に
保たれる。このため、ビット線B1の電位も接地電位の
ままとなる。したがって、上述のような各電圧を、ワー
ド線W1,W2、ビット線B1,B2およびラインS1
に印加するとともに、ビット線B1の電位の変化を調べ
ることにより、セルC1の記憶情報が読み出せることに
なる。
【0025】なお、ラインS1への2Vの電圧と、ワー
ド線W1へのセンス電圧とは、いずれが先に印加されて
もよく、いずれか後に印加される電圧の印加前後におけ
るビット線B1の電位の変化を監視することによって、
記憶情報の読出を達成できる。上述のように、ソース領
域13は高耐圧構造となっているから、読出時において
このソース領域13に多少高い電圧を印加してもソフト
ライトが生じることはない。したがって、ソース領域1
3に印加する読出電圧を比較的高く設定することで、ビ
ット線B1からの電流を多くすることができ、これによ
り読出速度を向上することができ、また情報の読出を正
確に行えるという利点がある。
ド線W1へのセンス電圧とは、いずれが先に印加されて
もよく、いずれか後に印加される電圧の印加前後におけ
るビット線B1の電位の変化を監視することによって、
記憶情報の読出を達成できる。上述のように、ソース領
域13は高耐圧構造となっているから、読出時において
このソース領域13に多少高い電圧を印加してもソフト
ライトが生じることはない。したがって、ソース領域1
3に印加する読出電圧を比較的高く設定することで、ビ
ット線B1からの電流を多くすることができ、これによ
り読出速度を向上することができ、また情報の読出を正
確に行えるという利点がある。
【0026】なお、表1のように電圧を印加した場合、
セルC12,C22は、ビット線B2にラインS1と同
じ電圧が与えられるから(またはビット線B2が開放状
態とされるから)、ワード線W1,W2の電圧によらず
に非導通状態に保たれる。また、セルC21は、ワード
線W2にセンス電圧(2V)が与えられないので、ビッ
ト線B1の状態によらずに非導通状態に保たれることに
なる。
セルC12,C22は、ビット線B2にラインS1と同
じ電圧が与えられるから(またはビット線B2が開放状
態とされるから)、ワード線W1,W2の電圧によらず
に非導通状態に保たれる。また、セルC21は、ワード
線W2にセンス電圧(2V)が与えられないので、ビッ
ト線B1の状態によらずに非導通状態に保たれることに
なる。
【0027】<消去動作>消去動作は、全てのセルC1
1,C12,C21,C22に関して行われる。すなわ
ち、ビット線B1,B2を開放状態とする一方で、ワー
ド線W1,W2は接地電位とされ、さらにラインS1に
は12Vの高電圧が印加される。これにより、浮遊ゲー
ト18に蓄積されていたエレクトロンがソース領域13
に引き抜かれ、全てのセルの浮遊ゲート18はエレクト
ロンが蓄積されていない状態となり、全てのセルの記憶
情報の消去が達成される。
1,C12,C21,C22に関して行われる。すなわ
ち、ビット線B1,B2を開放状態とする一方で、ワー
ド線W1,W2は接地電位とされ、さらにラインS1に
は12Vの高電圧が印加される。これにより、浮遊ゲー
ト18に蓄積されていたエレクトロンがソース領域13
に引き抜かれ、全てのセルの浮遊ゲート18はエレクト
ロンが蓄積されていない状態となり、全てのセルの記憶
情報の消去が達成される。
【0028】以上のように本実施例では、記憶情報の読
出に当たり、メモリセルを構成するトランジスタのソー
ス・ドレイン間の電圧の極性が、書込時とは反転され
る。すなわち、書込時にはドレイン領域14に正の高電
圧(12V)が印加されるのに対して、読出時にはソー
ス領域13に正の電圧が印加される。ソース領域13と
半導体基板11との境界は高耐圧構造となっているか
ら、読出動作時にソース領域13に正の電圧を印加して
もホットエレクトロンが発生することはなく、ソフトラ
イトが生じるおそれがない。このようにして、本実施例
によれば、ソフトライトを有効に防いで、記憶情報の保
持を良好に行わせることができる。
出に当たり、メモリセルを構成するトランジスタのソー
ス・ドレイン間の電圧の極性が、書込時とは反転され
る。すなわち、書込時にはドレイン領域14に正の高電
圧(12V)が印加されるのに対して、読出時にはソー
ス領域13に正の電圧が印加される。ソース領域13と
半導体基板11との境界は高耐圧構造となっているか
ら、読出動作時にソース領域13に正の電圧を印加して
もホットエレクトロンが発生することはなく、ソフトラ
イトが生じるおそれがない。このようにして、本実施例
によれば、ソフトライトを有効に防いで、記憶情報の保
持を良好に行わせることができる。
【0029】以下では上述の半導体記憶装置の製造方法
を、図4〜図9を参照しながら概説する。先ず図4に示
すように、半導体基板11上にLOCOS(Local Oxid
ation of Silicon)法によってフィールド酸化膜24が
形成され、活性領域30の分離が行われる。なお、図4
(a) は平面図であり、図4(b) は図4(a) の切断面線IV
b−IVbから見た断面図であり、図4(c) は図4(a) の
切断面線IVc−IVcから見た断面図である。以下、図5
〜図9のそれぞれにおいて、(a) 〜(c) に示す各図の対
応関係は、上記の図4における対応関係と同様である。
を、図4〜図9を参照しながら概説する。先ず図4に示
すように、半導体基板11上にLOCOS(Local Oxid
ation of Silicon)法によってフィールド酸化膜24が
形成され、活性領域30の分離が行われる。なお、図4
(a) は平面図であり、図4(b) は図4(a) の切断面線IV
b−IVbから見た断面図であり、図4(c) は図4(a) の
切断面線IVc−IVcから見た断面図である。以下、図5
〜図9のそれぞれにおいて、(a) 〜(c) に示す各図の対
応関係は、上記の図4における対応関係と同様である。
【0030】次に、図5に示すように、活性領域30の
部分の半導体基板11の表面にトンネル酸化膜17が形
成される。このトンネル酸化膜17の膜厚は、たとえば
10nm程度とされる。続いて、図6に示すように、活
性領域30上に、トンネル酸化膜17に積層して、浮遊
ゲート18用のポリシリコン膜18aが形成される。こ
のポリシリコン膜18aには、リンが添加されて低抵抗
化される。
部分の半導体基板11の表面にトンネル酸化膜17が形
成される。このトンネル酸化膜17の膜厚は、たとえば
10nm程度とされる。続いて、図6に示すように、活
性領域30上に、トンネル酸化膜17に積層して、浮遊
ゲート18用のポリシリコン膜18aが形成される。こ
のポリシリコン膜18aには、リンが添加されて低抵抗
化される。
【0031】次に、図7に示すように、ONO層間絶縁
膜19および制御ゲート20が積層状態でパターン形成
される。制御ゲート20のパターニングの際には、ソー
ス領域13またはドレイン領域14に対応する領域にお
けるポリシリコン膜18aが同時に除去され、このよう
にして、パターニングされた浮遊ゲート18が得られる
ことになる。なお、層間絶縁膜19には、たとえば一対
の酸化シリコン膜により窒化シリコン膜を挟持した構造
の膜が適用される。
膜19および制御ゲート20が積層状態でパターン形成
される。制御ゲート20のパターニングの際には、ソー
ス領域13またはドレイン領域14に対応する領域にお
けるポリシリコン膜18aが同時に除去され、このよう
にして、パターニングされた浮遊ゲート18が得られる
ことになる。なお、層間絶縁膜19には、たとえば一対
の酸化シリコン膜により窒化シリコン膜を挟持した構造
の膜が適用される。
【0032】この状態から、ホウ素イオンの注入および
ヒ素イオンの注入が行われて、ドレイン領域14および
p型拡散層16が形成される。さらに、ヒ素イオンおよ
びリンイオンの注入により、n- 型の拡散層15を周囲
に有する高耐圧構造のn+ 型ソース領域13が形成され
る。この状態が図8に示されている。続いて、図9に示
すように、層間絶縁膜21が形成される。この層間絶縁
膜21においてドレイン領域14の上部には、コンタク
ト孔31が形成される。そして、このコンタクト孔31
を介してドレイン領域14に接続されたAl配線22が
形成され、この状態で全面がパッシベーション膜23で
被覆される。このようにして、図1に示す構造のメモリ
セルトランジスタを有する半導体記憶装置が得られる。
ヒ素イオンの注入が行われて、ドレイン領域14および
p型拡散層16が形成される。さらに、ヒ素イオンおよ
びリンイオンの注入により、n- 型の拡散層15を周囲
に有する高耐圧構造のn+ 型ソース領域13が形成され
る。この状態が図8に示されている。続いて、図9に示
すように、層間絶縁膜21が形成される。この層間絶縁
膜21においてドレイン領域14の上部には、コンタク
ト孔31が形成される。そして、このコンタクト孔31
を介してドレイン領域14に接続されたAl配線22が
形成され、この状態で全面がパッシベーション膜23で
被覆される。このようにして、図1に示す構造のメモリ
セルトランジスタを有する半導体記憶装置が得られる。
【0033】なお、本発明は上記の実施例に限定される
ものではない。たとえば、上記の実施例では、ドレイン
領域13とチャネル領域12との境界でホットエレクト
ロンを発生させて、このホットエレクトロンを浮遊ゲー
ト18に注入することにより情報の書込が行われる場合
について説明しているが、ドレイン領域の境界でホット
ホールを生成させ、このホットホールを浮遊ゲートに注
入することで情報の書込を行うようにした構成に対して
も本発明は容易に応用することができる。すなわち、こ
の場合にも、読出時において、書込時にドレイン領域に
印加した極性の電圧を高耐圧構造のソース領域に印加す
るようにすることで、ソフトライトを有効に防ぎつつ、
記憶情報の読出を良好に行うことができる。その他、本
発明の要旨を変更しない範囲で種々の変更を施すことが
可能である。
ものではない。たとえば、上記の実施例では、ドレイン
領域13とチャネル領域12との境界でホットエレクト
ロンを発生させて、このホットエレクトロンを浮遊ゲー
ト18に注入することにより情報の書込が行われる場合
について説明しているが、ドレイン領域の境界でホット
ホールを生成させ、このホットホールを浮遊ゲートに注
入することで情報の書込を行うようにした構成に対して
も本発明は容易に応用することができる。すなわち、こ
の場合にも、読出時において、書込時にドレイン領域に
印加した極性の電圧を高耐圧構造のソース領域に印加す
るようにすることで、ソフトライトを有効に防ぎつつ、
記憶情報の読出を良好に行うことができる。その他、本
発明の要旨を変更しない範囲で種々の変更を施すことが
可能である。
【0034】
【発明の効果】以上のように本発明によれば、情報の読
出時におけるドレイン領域とチャネル領域との境界での
ホットエレクトロンまたはホットホールの生成を防止で
きる。したがって、情報の読出時に浮遊ゲートの蓄積電
荷量に変化が生じることはないから、いわゆるソフトラ
イトを確実に防止できる。
出時におけるドレイン領域とチャネル領域との境界での
ホットエレクトロンまたはホットホールの生成を防止で
きる。したがって、情報の読出時に浮遊ゲートの蓄積電
荷量に変化が生じることはないから、いわゆるソフトラ
イトを確実に防止できる。
【図1】本発明の一実施例の半導体記憶装置に適用され
るメモリセルトランジスタの構成を示す断面図である。
るメモリセルトランジスタの構成を示す断面図である。
【図2】上記実施例の半導体記憶装置の一部の平面図で
ある。
ある。
【図3】上記実施例の半導体記憶装置の一部の電気的構
成を示す電気回路図である。
成を示す電気回路図である。
【図4】上記実施例の半導体記憶装置の製造方法を説明
するための図であり、(a) は平面図、(b) は(a) の切断
面線IVb−IVbから見た断面図、(c) は(a) の切断面線
IVc−IVcから見た断面図である。
するための図であり、(a) は平面図、(b) は(a) の切断
面線IVb−IVbから見た断面図、(c) は(a) の切断面線
IVc−IVcから見た断面図である。
【図5】上記実施例の半導体記憶装置の製造方法を説明
するための図であり、(a) は平面図、(b) は(a) の切断
面線Vb−Vbから見た断面図、(c) は(a) の切断面線
Vc−Vcから見た断面図である。
するための図であり、(a) は平面図、(b) は(a) の切断
面線Vb−Vbから見た断面図、(c) は(a) の切断面線
Vc−Vcから見た断面図である。
【図6】上記実施例の半導体記憶装置の製造方法を説明
するための図であり、(a) は平面図、(b) は(a) の切断
面線VIb−VIbから見た断面図、(c) は(a) の切断面線
VIc−VIcから見た断面図である。
するための図であり、(a) は平面図、(b) は(a) の切断
面線VIb−VIbから見た断面図、(c) は(a) の切断面線
VIc−VIcから見た断面図である。
【図7】上記実施例の半導体記憶装置の製造方法を説明
するための図であり、(a) は平面図、(b) は(a) の切断
面線VIIb−VIIbから見た断面図、(c) は(a) の切断面線
VIIc−VIIcから見た断面図である。
するための図であり、(a) は平面図、(b) は(a) の切断
面線VIIb−VIIbから見た断面図、(c) は(a) の切断面線
VIIc−VIIcから見た断面図である。
【図8】上記実施例の半導体記憶装置の製造方法を説明
するための図であり、(a) は平面図、(b) は(a) の切断
面線VIIIb−VIIIbから見た断面図、(c) は(a) の切断
面線VIIIc−VIIIcから見た断面図である。
するための図であり、(a) は平面図、(b) は(a) の切断
面線VIIIb−VIIIbから見た断面図、(c) は(a) の切断
面線VIIIc−VIIIcから見た断面図である。
【図9】上記実施例の半導体記憶装置の製造方法を説明
するための図であり、(a) は平面図、(b) は(a) の切断
面線IXb−IXbから見た断面図、(c) は(a) の切断面線
IXc−IXcから見た断面図である。
するための図であり、(a) は平面図、(b) は(a) の切断
面線IXb−IXbから見た断面図、(c) は(a) の切断面線
IXc−IXcから見た断面図である。
【図10】半導体記憶装置に従来から適用されているメ
モリセルトランジスタの原理的構成を示す断面図であ
る。
モリセルトランジスタの原理的構成を示す断面図であ
る。
【図11】従来の半導体記憶装置におけるソフトライト
特性を示すグラフである。
特性を示すグラフである。
11 半導体基板 12 チャネル領域 13 ソース領域 14 ドレイン領域 15 n- 型拡散層 16 p型拡散層 17 トンネル酸化膜 18 浮遊ゲート 19 ONO層間絶縁膜 20 制御ゲート(ワード線) 22 Al配線(ビット線)
Claims (3)
- 【請求項1】半導体基板にチャネル領域を挟んで形成し
たソース領域およびドレイン領域と、上記チャネル領域
の上部に電気的に絶縁状態で設けられた浮遊ゲートと、
この浮遊ゲート上に設けられた制御ゲートとを有するト
ランジスタをメモリセルに用い、上記ソース領域、ドレ
イン領域および制御ゲートに各所定の電圧を印加して、
上記ドレイン領域とチャネル領域との境界で生じたホッ
トエレクトロンまたはホットホールを上記浮遊ゲートに
注入させることにより情報の書込を行うようにした半導
体記憶装置において、 情報の読出時に、ソース領域とドレイン領域との間に印
加する電圧の極性を書込時とは反転するとともに、制御
ゲートに所定のセンス電圧を印加する手段と、 上記読出時に、上記トランジスタが導通するか否かを監
視する手段とを含むことを特徴とする半導体記憶装置。 - 【請求項2】上記ドレイン領域と半導体基板との境界部
は、ホットエレトクロンまたはホットホールが発生し易
い構造となっており、 上記ソース領域と半導体基板との境界部は、高耐圧構造
となっていることを特徴とする請求項1記載の半導体記
憶装置。 - 【請求項3】半導体基板にチャネル領域を挟んで形成し
たソース領域およびドレイン領域と、上記チャネル領域
の上部に電気的に絶縁状態で設けられた浮遊ゲートと、
この浮遊ゲート上に設けられた制御ゲートとを有するト
ランジスタをメモリセルに用い、上記ソース領域、ドレ
イン領域および制御ゲートに所定の電圧を印加して、上
記ドレイン領域とチャネル領域との境界で生じたホット
エレクトロンまたはホットホールを上記浮遊ゲートに注
入させることにより情報の書込を行うようにした半導体
記憶装置の記憶情報を読み出す方法であって、 情報の読出時には、ソース領域とドレイン領域との間に
印加する電圧の極性を書込時とは反転するとともに制御
ゲートには所定のセンス電圧を印加し、さらに、上記ト
ランジスタが導通するか否かを監視することを特徴とす
る半導体記憶装置の記憶情報読出方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27272691A JP3375087B2 (ja) | 1991-10-21 | 1991-10-21 | 半導体記憶装置およびその記憶情報読出方法 |
US07/963,694 US5396458A (en) | 1991-10-21 | 1992-10-20 | Semiconductor memory device and method of writing and reading out information for the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27272691A JP3375087B2 (ja) | 1991-10-21 | 1991-10-21 | 半導体記憶装置およびその記憶情報読出方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05110113A true JPH05110113A (ja) | 1993-04-30 |
JP3375087B2 JP3375087B2 (ja) | 2003-02-10 |
Family
ID=17517927
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27272691A Expired - Lifetime JP3375087B2 (ja) | 1991-10-21 | 1991-10-21 | 半導体記憶装置およびその記憶情報読出方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5396458A (ja) |
JP (1) | JP3375087B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3743453B2 (ja) * | 1993-01-27 | 2006-02-08 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
EP0616333B1 (en) * | 1993-03-18 | 1999-06-23 | STMicroelectronics S.r.l. | Method of biasing a nonvolatile flash-EEPROM memory array |
JPH08231075A (ja) * | 1994-11-22 | 1996-09-10 | Xerox Corp | 高精度速度制御装置及び方法 |
JPH11243185A (ja) * | 1997-12-24 | 1999-09-07 | Sanyo Electric Co Ltd | 不揮発性半導体メモリ |
DE19946884A1 (de) * | 1999-09-30 | 2001-04-12 | Micronas Gmbh | Eprom-Struktur für Halbleiterspeicher |
US20060094170A1 (en) * | 2004-10-29 | 2006-05-04 | Jeng Erik S | Memory capable of storing information and the method of forming and operating the same |
KR102262682B1 (ko) * | 2017-01-31 | 2021-06-08 | 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. | 메모리 뱅크 내의 메모리 유닛에 대한 액세스 기법 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4173791A (en) * | 1977-09-16 | 1979-11-06 | Fairchild Camera And Instrument Corporation | Insulated gate field-effect transistor read-only memory array |
US4366555A (en) * | 1980-08-01 | 1982-12-28 | National Semiconductor Corporation | Electrically erasable programmable read only memory |
JPS6059750B2 (ja) * | 1980-12-29 | 1985-12-26 | 富士通株式会社 | 不揮発性半導体記憶装置 |
JPS63252481A (ja) * | 1987-04-09 | 1988-10-19 | Toshiba Corp | 不揮発性半導体メモリ |
US5016215A (en) * | 1987-09-30 | 1991-05-14 | Texas Instruments Incorporated | High speed EPROM with reverse polarity voltages applied to source and drain regions during reading and writing |
JPH06105774B2 (ja) * | 1987-11-17 | 1994-12-21 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
US4999812A (en) * | 1988-11-23 | 1991-03-12 | National Semiconductor Corp. | Architecture for a flash erase EEPROM memory |
US5172338B1 (en) * | 1989-04-13 | 1997-07-08 | Sandisk Corp | Multi-state eeprom read and write circuits and techniques |
US5060195A (en) * | 1989-12-29 | 1991-10-22 | Texas Instruments Incorporated | Hot electron programmable, tunnel electron erasable contactless EEPROM |
-
1991
- 1991-10-21 JP JP27272691A patent/JP3375087B2/ja not_active Expired - Lifetime
-
1992
- 1992-10-20 US US07/963,694 patent/US5396458A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP3375087B2 (ja) | 2003-02-10 |
US5396458A (en) | 1995-03-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3358663B2 (ja) | 半導体記憶装置およびその記憶情報読出方法 | |
US6211011B1 (en) | Method for fabricating asymmetric virtual ground P-channel flash cell | |
US6777282B2 (en) | Method of manufacturing a semiconductor memory device having a memory cell portion including MISFETs with a floating gate and a peripheral circuit portion with MISFETs | |
US4612212A (en) | Method for manufacturing E2 PROM | |
US6531732B2 (en) | Nonvolatile semiconductor memory device, process of manufacturing the same and method of operating the same | |
US6653685B2 (en) | Nonvolatile memory device | |
JP3004043B2 (ja) | 不揮発性半導体メモリ装置 | |
KR100219331B1 (ko) | 비휘발성 반도체 메모리 디바이스 및 이의 소거 및 생산방법 | |
US8531885B2 (en) | NAND-based 2T2b NOR flash array with a diode connection to cell's source node for size reduction using the least number of metal layers | |
EP1884956A1 (en) | Non-volatile memory device having pass transistors and method of operating the same | |
EP1103980A2 (en) | 2-bit/cell type nonvolatile semiconductor memory | |
WO2000070675A1 (fr) | Dispositif memoire a semi-conducteurs | |
US7940574B2 (en) | Nonvolatile semiconductor memory and method of driving the same | |
US7869279B1 (en) | EEPROM memory device and method of programming memory cell having N erase pocket and program and access transistors | |
JP3375087B2 (ja) | 半導体記憶装置およびその記憶情報読出方法 | |
US5763308A (en) | Method for fabricating flash memory cells using a composite insulating film | |
JPH0794613A (ja) | 半導体装置及びその製造方法 | |
KR20000051783A (ko) | 비휘발성 메모리 소자 | |
US5612561A (en) | Involatile semiconductor memory | |
JPS62183161A (ja) | 半導体集積回路装置 | |
JP2809802B2 (ja) | 不揮発性半導体記憶装置 | |
JP3186209B2 (ja) | 半導体装置の使用方法 | |
JP3162472B2 (ja) | 不揮発性半導体記憶装置 | |
JP3104978B2 (ja) | 不揮発性半導体記憶装置の制御方法 | |
JPH0316096A (ja) | 不揮発性半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111129 Year of fee payment: 9 |
|
EXPY | Cancellation because of completion of term |