JPH01272116A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01272116A JPH01272116A JP63101741A JP10174188A JPH01272116A JP H01272116 A JPH01272116 A JP H01272116A JP 63101741 A JP63101741 A JP 63101741A JP 10174188 A JP10174188 A JP 10174188A JP H01272116 A JPH01272116 A JP H01272116A
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- 239000000758 substrate Substances 0.000 claims abstract description 17
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
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- G03F9/7073—Alignment marks and their environment
- G03F9/7076—Mark details, e.g. phase grating mark, temporary mark
Landscapes
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- General Physics & Mathematics (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序に従って本発明を説明する。
A、産業上の利用分野
B0発明の概要
C0従来技術[第6図、第7図]
D1発明が解決しようとする問題点
[第8図乃至第10図]
E0問題点を解決するための手段
F0作用[第4図、第5図]
G、実施例[第1図乃至第3図]
H0発明の効果
(A、産業上の利用分野)
本発明は半導体装置、特に基板の表面に凸部あるいは凹
部からなる平面形状が矩形(正方形も含む)状のマスク
アライメント用のあるいはアライメントM度測定用の矩
形状マークを形成した半導体装置に関する。
部からなる平面形状が矩形(正方形も含む)状のマスク
アライメント用のあるいはアライメントM度測定用の矩
形状マークを形成した半導体装置に関する。
(B、発明の概要)
本発明は、上記の半導体装置において、基板表面上に回
転塗布法により形成されるレジスト膜のマーク上にあけ
るステップカバレッジが回転中心側のステップに対して
とその反対側のステップに対してとで非対称になること
を防止するため、 矩形状マークの四辺に対向して凸部又は凹部を設けたも
のである。
転塗布法により形成されるレジスト膜のマーク上にあけ
るステップカバレッジが回転中心側のステップに対して
とその反対側のステップに対してとで非対称になること
を防止するため、 矩形状マークの四辺に対向して凸部又は凹部を設けたも
のである。
(C,従来技術)[第6図、第7図]
近年、半導体集積回路の積積化が著しく、それにつれて
形成するパターンがますます微細化し、それに伴ってマ
スクの位置合せ(マスクアライメント)の精度の向上を
図る必要性が高くなる一方である。
形成するパターンがますます微細化し、それに伴ってマ
スクの位置合せ(マスクアライメント)の精度の向上を
図る必要性が高くなる一方である。
ところで、マスクアライメントは第6図(A)、(B)
に示すように半導体基板aの表面に例えば凸部からなる
平面形状が矩形状のマークbを形成しておき、該マーク
bとマスクのマークとを合せることにより行っていた。
に示すように半導体基板aの表面に例えば凸部からなる
平面形状が矩形状のマークbを形成しておき、該マーク
bとマスクのマークとを合せることにより行っていた。
また、マスクアライメント精度の向上が要求されるに従
ってマスクアライメント後にアライメント誤差がどの程
度で済んでいるかを、即ち、マスクアライメント精度を
測定する必要性が生じている。この測定は当初はバーニ
アにより行われていたが、読取り単位が0.05μmと
大き過ぎるので、第7図(A)、(B)に示すように半
導体基板aの表面に例えば凸部からなる平面形状が矩形
状のマークCを形成しておき、更にレジスト膜の露光、
現像後にマークC上にそれと相似形で稍小さなレジスト
IIQ eがその中心とマークCの中心とが一致する位
置に残存するようにマスクのパターンを形成しておき、
露光、現象後にマークCのエツジとレジスト1lieの
エツジとの間の間隔の大きさx、とx2を電子顕微鏡(
SEM)により見て測定することにより行う方法が採ら
れるようになってきている。この場合マスクアライメン
ト精度はX、とx2の差が0に近い程高いことになる。
ってマスクアライメント後にアライメント誤差がどの程
度で済んでいるかを、即ち、マスクアライメント精度を
測定する必要性が生じている。この測定は当初はバーニ
アにより行われていたが、読取り単位が0.05μmと
大き過ぎるので、第7図(A)、(B)に示すように半
導体基板aの表面に例えば凸部からなる平面形状が矩形
状のマークCを形成しておき、更にレジスト膜の露光、
現像後にマークC上にそれと相似形で稍小さなレジスト
IIQ eがその中心とマークCの中心とが一致する位
置に残存するようにマスクのパターンを形成しておき、
露光、現象後にマークCのエツジとレジスト1lieの
エツジとの間の間隔の大きさx、とx2を電子顕微鏡(
SEM)により見て測定することにより行う方法が採ら
れるようになってきている。この場合マスクアライメン
ト精度はX、とx2の差が0に近い程高いことになる。
しかして、半導体基板aにはマスクアライメント用の矩
形状マークbとマスクアライメント粒度測定用のマーク
Cの両方が各チップの適宜な場所に形成されるようにな
っている。
形状マークbとマスクアライメント粒度測定用のマーク
Cの両方が各チップの適宜な場所に形成されるようにな
っている。
(D、発明が解決しようとする問題点)[第8図乃至第
10図] ところで、フォトリソグラフィにより微細なパターン形
成を行う場合、7オトレジスト膜は半導体ウェハを回転
させながら塗布する回転塗布法(スピンコーティング法
)により形成されるが、その結果、下記のような不都合
が生じる。第8図及び第9図はそのような不都合を説明
するためのものであり、第8図はマークbが凸部からな
る場合について示し、同図(A)は回転中心に近い部分
におけるステップカバレッジを示す断面図、同図(B)
は回転中心から遠い(半導体ウェハの周辺に近い)部分
におけるステップカバレッジを示す断面図である。第8
図(A)から明らかなように、回転中心に近い部分では
マークb(又はC)の回転中心側のステップに対しても
その反対側のステップに対してもフォトレジスト膜dの
ステップカバレッジに変りがなくステップカバレッジは
対称性を有している。しかし、同図(B)に示すように
半導体ウェハの周辺に近くなると7オトレジスト膜dの
ステップカバレッジは回転中心側のステップでは良いが
その反対側のステップでは悪くなるという非対称性が生
じてくる。これはマークb(あるいはC)が凸部からな
る場合に限らず第9図に示すように凹部eかうなる場合
でも同じように生じるのである。
10図] ところで、フォトリソグラフィにより微細なパターン形
成を行う場合、7オトレジスト膜は半導体ウェハを回転
させながら塗布する回転塗布法(スピンコーティング法
)により形成されるが、その結果、下記のような不都合
が生じる。第8図及び第9図はそのような不都合を説明
するためのものであり、第8図はマークbが凸部からな
る場合について示し、同図(A)は回転中心に近い部分
におけるステップカバレッジを示す断面図、同図(B)
は回転中心から遠い(半導体ウェハの周辺に近い)部分
におけるステップカバレッジを示す断面図である。第8
図(A)から明らかなように、回転中心に近い部分では
マークb(又はC)の回転中心側のステップに対しても
その反対側のステップに対してもフォトレジスト膜dの
ステップカバレッジに変りがなくステップカバレッジは
対称性を有している。しかし、同図(B)に示すように
半導体ウェハの周辺に近くなると7オトレジスト膜dの
ステップカバレッジは回転中心側のステップでは良いが
その反対側のステップでは悪くなるという非対称性が生
じてくる。これはマークb(あるいはC)が凸部からな
る場合に限らず第9図に示すように凹部eかうなる場合
でも同じように生じるのである。
そして、このようなステップカバレッジの非対称性は半
導体ウェハの大口径化に伴って著しくなっている。若し
、このようにステップカバレッジに非対称性が生じると
、チップ上のアライメントマークをレーザ光でスキャン
してマーク上に乱反射した回折光の一次光を検出すると
いう一般的なマスクアライメント方法でマスクアライメ
ントした場合、ステップカバレッジに非対称が生じたマ
ークからの回折光の一次光が光屈折により曲ってしまい
、正確なマスクアライメントができないという問題をも
たらす。
導体ウェハの大口径化に伴って著しくなっている。若し
、このようにステップカバレッジに非対称性が生じると
、チップ上のアライメントマークをレーザ光でスキャン
してマーク上に乱反射した回折光の一次光を検出すると
いう一般的なマスクアライメント方法でマスクアライメ
ントした場合、ステップカバレッジに非対称が生じたマ
ークからの回折光の一次光が光屈折により曲ってしまい
、正確なマスクアライメントができないという問題をも
たらす。
また、マークでマスクアライメント精度を測定する場合
には第10図(A)、(B)に示すように露光、現像後
にマークC上に形成されるレジスト膜dのエツジには回
転中心から離れる程非対称性ができてしまい、正確なマ
スクアライメント精度測定ができなくなる。というのは
、半導体装置への回転中心から比較的近い部分では同図
(A)に示すようにフォトレジスト膜dのエツジは回転
中心側のエツジであってもそれと反対側のエツジであっ
ても基板aの表面に対して直角になるが、回転中心から
離れる程同図CB)に示すように回転中心側の側のエツ
ジが傾斜し、上から見てエツジの位置の検出が出来にく
くなる。従って、そのエツジとマークCのエツジとの距
離X1 (第7図参照)の測定がしにくくなり、測定精
度が悪くなるからである。
には第10図(A)、(B)に示すように露光、現像後
にマークC上に形成されるレジスト膜dのエツジには回
転中心から離れる程非対称性ができてしまい、正確なマ
スクアライメント精度測定ができなくなる。というのは
、半導体装置への回転中心から比較的近い部分では同図
(A)に示すようにフォトレジスト膜dのエツジは回転
中心側のエツジであってもそれと反対側のエツジであっ
ても基板aの表面に対して直角になるが、回転中心から
離れる程同図CB)に示すように回転中心側の側のエツ
ジが傾斜し、上から見てエツジの位置の検出が出来にく
くなる。従って、そのエツジとマークCのエツジとの距
離X1 (第7図参照)の測定がしにくくなり、測定精
度が悪くなるからである。
本発明はこのような問題点を解決すべく為されたもので
あり、基板表面上に回転塗布法により形成されるレジス
ト膜のマーク上におけるステップカバレッジが回転中心
側のステップに対してとその反対側のステップとで非対
称になることを防止することを目的とする。
あり、基板表面上に回転塗布法により形成されるレジス
ト膜のマーク上におけるステップカバレッジが回転中心
側のステップに対してとその反対側のステップとで非対
称になることを防止することを目的とする。
(E、問題点を解決するための手段)
本発明半導体装置は上記問題点を解決するため、矩形状
マークの四辺に対向して凸部又は凹部を設けたことを特
徴とする。
マークの四辺に対向して凸部又は凹部を設けたことを特
徴とする。
(F、作用)[第4図、第5図]
本発明半導体装置によれば、マークの四辺に対向して凸
部を設けた場合にはその凸部がマークによるレジストの
流れの乱れを緩和し防波堤としての役割を果す。また、
マークの四辺に対向して凹部を設けた場合には凹部の幅
を狭くすることによりレジスト膜の表面を平坦化するこ
とができる。
部を設けた場合にはその凸部がマークによるレジストの
流れの乱れを緩和し防波堤としての役割を果す。また、
マークの四辺に対向して凹部を設けた場合には凹部の幅
を狭くすることによりレジスト膜の表面を平坦化するこ
とができる。
従って、マークの回転中心側のステップに対してとその
反対側のステップの対してとてレジスト膜のステップカ
バレッジが非対称になることを防止することができる。
反対側のステップの対してとてレジスト膜のステップカ
バレッジが非対称になることを防止することができる。
この点について先ず第4図(A)、(B)に従ってマー
クの四辺に凸部を設けた場合について詳しく説明する。
クの四辺に凸部を設けた場合について詳しく説明する。
同図(A)、(B)は凸部が複数個レジストの流れ方向
に沿って稍離間して配置されている場合のステップカバ
レッジを示し、同図(A)は半導体ウェハの回転中心に
近い部分における場合を、同図(B)は回転中心と遠い
部分における場合を示している。ところで、第8図に示
すように凸部が単独で存在する場合には、前述のとおり
回転中心から離れる程レジスト膜のステップカバレッジ
の回転中心側とそれの反対側との非対称性が激しくなる
が、第4図のようにレジストの流れ方向に凸部が複数個
適宜離間して配置されている場合には、レジストの流れ
の最も上手側の凸部で若干非対称性が現れるが、次の凸
部からは非対称性がほとんどなくなる。これは最も上手
側の凸部でレジストの流れが緩和され、内部応力によっ
て変化する粘性が均一化されるためであると考えられる
。従って、マークの四方に凸部を設けることによってレ
ジストの流れを緩和でき、延いてはレジストのマーク上
におけるステップカバレッジの非対称性の発生を防止す
ることができるのである。また、第5図に示すように基
板aに幅の狭い凹部eが形成されている場合には凹部e
はレジスト膜dの表面には小さな起伏しか生ぜしめない
。従って、マークの四方に凹部eを設けることによって
レジスト膜dの表面の不均一性を小さくし、延いてはス
テップカバレッジの非対称性をなくすことができる。
に沿って稍離間して配置されている場合のステップカバ
レッジを示し、同図(A)は半導体ウェハの回転中心に
近い部分における場合を、同図(B)は回転中心と遠い
部分における場合を示している。ところで、第8図に示
すように凸部が単独で存在する場合には、前述のとおり
回転中心から離れる程レジスト膜のステップカバレッジ
の回転中心側とそれの反対側との非対称性が激しくなる
が、第4図のようにレジストの流れ方向に凸部が複数個
適宜離間して配置されている場合には、レジストの流れ
の最も上手側の凸部で若干非対称性が現れるが、次の凸
部からは非対称性がほとんどなくなる。これは最も上手
側の凸部でレジストの流れが緩和され、内部応力によっ
て変化する粘性が均一化されるためであると考えられる
。従って、マークの四方に凸部を設けることによってレ
ジストの流れを緩和でき、延いてはレジストのマーク上
におけるステップカバレッジの非対称性の発生を防止す
ることができるのである。また、第5図に示すように基
板aに幅の狭い凹部eが形成されている場合には凹部e
はレジスト膜dの表面には小さな起伏しか生ぜしめない
。従って、マークの四方に凹部eを設けることによって
レジスト膜dの表面の不均一性を小さくし、延いてはス
テップカバレッジの非対称性をなくすことができる。
(G、実施例)[第1図乃至第3図]
以下、本発明半導体装置を図示実施例に従って詳細に説
明する。
明する。
第1図(A)、(B)は本発明半導体装置の一つの実施
例の要部を示すのもで、同図(A)は平面図、同図(B
)は断面図である。
例の要部を示すのもで、同図(A)は平面図、同図(B
)は断面図である。
図面において、1は半導体基板、2は各チップの適宜な
箇所に設けられた凸部からなる平面形状矩形状のマーク
、3.3.3.3は該矩形状マーク2の四辺に対向する
ように配置された凸部で、本実施例では互いに繋げられ
て四角いリング状になフているが、互いに分離して形成
するようにしても良い。このマークはマスクアライメン
ト用の指標として用いるようにしても良いし、マスクア
ライメント精度測定用の指標として用いるようにしても
良い。尚、マスクアライメント用の指標とする場合にお
いてはマーク2を複数配列したちのが2組方いに直角方
向に延びるように形成するようにしてもよい。
箇所に設けられた凸部からなる平面形状矩形状のマーク
、3.3.3.3は該矩形状マーク2の四辺に対向する
ように配置された凸部で、本実施例では互いに繋げられ
て四角いリング状になフているが、互いに分離して形成
するようにしても良い。このマークはマスクアライメン
ト用の指標として用いるようにしても良いし、マスクア
ライメント精度測定用の指標として用いるようにしても
良い。尚、マスクアライメント用の指標とする場合にお
いてはマーク2を複数配列したちのが2組方いに直角方
向に延びるように形成するようにしてもよい。
この四辺に凸部3.3.3.3が形成されたマーク2は
半導体ウェハの全チップにそれぞれ設けられている。
半導体ウェハの全チップにそれぞれ設けられている。
このような半導体装置によれば、チップが回転中心に対
してどの位置にあってもマーク2の四辺に対向して存在
している4つの凸部3.3.3.3のいずれかがスピン
コーティング時にレジストの流れを緩和する防波堤とし
ての役割を果すので、回転中心から離れていてもマーク
2上におけるステップカバレッジの対称性を維持するこ
とができる。
してどの位置にあってもマーク2の四辺に対向して存在
している4つの凸部3.3.3.3のいずれかがスピン
コーティング時にレジストの流れを緩和する防波堤とし
ての役割を果すので、回転中心から離れていてもマーク
2上におけるステップカバレッジの対称性を維持するこ
とができる。
第2図(A)、(B)は本発明半導体装置の第2の実施
例を示すのもで、同図(A)は平面図、同図(B)は断
面図である。
例を示すのもで、同図(A)は平面図、同図(B)は断
面図である。
図面において、4は基板1の表面に凹部によって形成さ
れた平面形状が矩形状のマークで、0゜6μmの深さで
例えば20μmの大きさを有している。5.5.5.5
は該マーク4の四辺に対向して設けられた凹部である。
れた平面形状が矩形状のマークで、0゜6μmの深さで
例えば20μmの大きさを有している。5.5.5.5
は該マーク4の四辺に対向して設けられた凹部である。
本実施例においては凹部からなるマーク4と凹部5.5
.5.5との間に形成される凸部6.6.6.6が防波
堤としての役割を果す。従って、やはりレジスト膜のス
テップカバレッジに非対称性が生じるのを防止すること
ができる。尚、この場合、4つの凹部5.5.5.5が
連通していることは必ずしも必要ではない。
.5.5との間に形成される凸部6.6.6.6が防波
堤としての役割を果す。従って、やはりレジスト膜のス
テップカバレッジに非対称性が生じるのを防止すること
ができる。尚、この場合、4つの凹部5.5.5.5が
連通していることは必ずしも必要ではない。
第3図(A)、(B)は本発明半導体装置の第3の実施
例を示すもので、同図(A)は平面図、同図(B)は断
面図である。
例を示すもので、同図(A)は平面図、同図(B)は断
面図である。
図面において、7.7,7.7は凸部からなるところの
矩形状マーク2の四辺に対向して形成された凹部である
。このように凹部7.7.7.7を設けることによりマ
ーク2を形成した場合も、凹部7.7.7.7の幅が例
えば2μmというように狭ければ第5図で説明したよう
に基板表面に形成されるレジスト膜表面に及ぼす影響が
ほとんどなくなり、従ってステップカバレッジの非対称
性をほとんどなくすことが可能となるのである。
矩形状マーク2の四辺に対向して形成された凹部である
。このように凹部7.7.7.7を設けることによりマ
ーク2を形成した場合も、凹部7.7.7.7の幅が例
えば2μmというように狭ければ第5図で説明したよう
に基板表面に形成されるレジスト膜表面に及ぼす影響が
ほとんどなくなり、従ってステップカバレッジの非対称
性をほとんどなくすことが可能となるのである。
(H1発明の効果)
以上に述べたように、本発明半導体装置は、基板の表面
に凸部あるいは凹部からなる平面形状が矩形状のマーク
が形成された半導体装置において、上記基板にマークの
四辺に対向して凸部あるいは凹部を形成したことを特徴
とするものである。
に凸部あるいは凹部からなる平面形状が矩形状のマーク
が形成された半導体装置において、上記基板にマークの
四辺に対向して凸部あるいは凹部を形成したことを特徴
とするものである。
従って、本発明半導体装置によれば、マークの四辺に対
向して凸部を設けた場合にはその凸部がマークによるレ
ジストの流れの乱れを緩和し防波堤としての役割を果す
。また、マークの四辺に対向して凹部を設けた場合には
凹部の幅を狭くすることによりレジスト膜の表面を平坦
化することができる。従って、マークの回転中心側のス
テップに対してとその反対側のステップの対してとてレ
ジスト膜のステップカバレッジが非対称になることを防
止することができる。
向して凸部を設けた場合にはその凸部がマークによるレ
ジストの流れの乱れを緩和し防波堤としての役割を果す
。また、マークの四辺に対向して凹部を設けた場合には
凹部の幅を狭くすることによりレジスト膜の表面を平坦
化することができる。従って、マークの回転中心側のス
テップに対してとその反対側のステップの対してとてレ
ジスト膜のステップカバレッジが非対称になることを防
止することができる。
第1図(A)、(B)は本発明半導体装置の第1の実施
例の要部を示すもので、同図(A)は平面図、同図(B
)は断面図、第2図(A)、(B)は本発明半導体装置
の第2の実施例の要部を示すもので、同図(A)は平面
図、同図(B)は断面図、第3図(A)、(B)は本発
明半導体装置の第3の実施例の要部を示すもので、同図
(A)は平面図、同図(B)は断面図、第4図(A)、
CB)は作用説明のための断面図で、同図(A)は回転
中心に近いところにあるものを示し、同図(B)は回転
中心から遠いところにあるものを示し、第5図は作用説
明のための断面図、第6図(A)、(B)はマスクアラ
イメント用マークの従来例を示すもので、同図(A)は
平面図、同図(B)は断面図、第7図(A)、(B)は
マスクアライメント精度測定用マークの従来例を示すも
ので、同図(A)は平面図、同図(B)は断面図、第8
図(A)、(B)はステップカバレッジの非対称性を説
明するための断面図で、同図(A)は回転中心に近いと
ころにあるものを示し、同図(B)は回転中心から遠い
ところにあるものを示し、第9図は凹部からなるマーク
に対するステップカバレッジの非対称性を示す断面図、
第10図(A)、(B)はマスクアライメント積度測定
用マーク上のレジスト膜を示す断面図である。 符号の説明 1・・・基板、 2・・・凸部からなるマーク、 3.3.3.3・・・マークの四辺に対向する凸部、 4・・・凹部からなるマーク、 6.6.6.6・・・マークの四辺に対向する凹部、 7.7.7.7・・・マークの四辺に対向する凹部。 第1図 (A) 第2d施例 −一ゆレジストの7鼠、io’ff向
例の要部を示すもので、同図(A)は平面図、同図(B
)は断面図、第2図(A)、(B)は本発明半導体装置
の第2の実施例の要部を示すもので、同図(A)は平面
図、同図(B)は断面図、第3図(A)、(B)は本発
明半導体装置の第3の実施例の要部を示すもので、同図
(A)は平面図、同図(B)は断面図、第4図(A)、
CB)は作用説明のための断面図で、同図(A)は回転
中心に近いところにあるものを示し、同図(B)は回転
中心から遠いところにあるものを示し、第5図は作用説
明のための断面図、第6図(A)、(B)はマスクアラ
イメント用マークの従来例を示すもので、同図(A)は
平面図、同図(B)は断面図、第7図(A)、(B)は
マスクアライメント精度測定用マークの従来例を示すも
ので、同図(A)は平面図、同図(B)は断面図、第8
図(A)、(B)はステップカバレッジの非対称性を説
明するための断面図で、同図(A)は回転中心に近いと
ころにあるものを示し、同図(B)は回転中心から遠い
ところにあるものを示し、第9図は凹部からなるマーク
に対するステップカバレッジの非対称性を示す断面図、
第10図(A)、(B)はマスクアライメント積度測定
用マーク上のレジスト膜を示す断面図である。 符号の説明 1・・・基板、 2・・・凸部からなるマーク、 3.3.3.3・・・マークの四辺に対向する凸部、 4・・・凹部からなるマーク、 6.6.6.6・・・マークの四辺に対向する凹部、 7.7.7.7・・・マークの四辺に対向する凹部。 第1図 (A) 第2d施例 −一ゆレジストの7鼠、io’ff向
Claims (1)
- (1)基板の表面に凸部あるいは凹部からなる平面形状
が矩形状のマークが形成された半導体装置において、上
記基板にマークの四辺に対向して凸部あるいは凹部を形
成したことを特徴とする半導体装置
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63101741A JP2687418B2 (ja) | 1988-04-25 | 1988-04-25 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP63101741A JP2687418B2 (ja) | 1988-04-25 | 1988-04-25 | 半導体装置 |
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JPH01272116A true JPH01272116A (ja) | 1989-10-31 |
JP2687418B2 JP2687418B2 (ja) | 1997-12-08 |
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ID=14308673
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Application Number | Title | Priority Date | Filing Date |
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JP63101741A Expired - Lifetime JP2687418B2 (ja) | 1988-04-25 | 1988-04-25 | 半導体装置 |
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Country | Link |
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JP (1) | JP2687418B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6319791B1 (en) | 1998-10-27 | 2001-11-20 | Nec Corporation | Semiconductor device manufacturing method and semiconductor device |
JP2003224063A (ja) * | 2002-01-31 | 2003-08-08 | Oki Electric Ind Co Ltd | 合わせ測定用のレジストパターン |
US6801313B1 (en) | 1999-07-28 | 2004-10-05 | Nec Electronics Corporation | Overlay mark, method of measuring overlay accuracy, method of making alignment and semiconductor device therewith |
JP2008166681A (ja) * | 2006-12-28 | 2008-07-17 | Hynix Semiconductor Inc | 半導体素子のオーバーレイバーニアとその製造方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS59103334A (ja) * | 1982-12-06 | 1984-06-14 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JPH01196822A (ja) * | 1988-02-02 | 1989-08-08 | Nec Corp | 半導体集積回路装置 |
-
1988
- 1988-04-25 JP JP63101741A patent/JP2687418B2/ja not_active Expired - Lifetime
Patent Citations (2)
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JP2687418B2 (ja) | 1997-12-08 |
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