JPH01264404A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01264404A JPH01264404A JP63093902A JP9390288A JPH01264404A JP H01264404 A JPH01264404 A JP H01264404A JP 63093902 A JP63093902 A JP 63093902A JP 9390288 A JP9390288 A JP 9390288A JP H01264404 A JPH01264404 A JP H01264404A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- inductor
- semiconductor device
- fet
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 239000003990 capacitor Substances 0.000 claims abstract description 12
- 238000010586 diagram Methods 0.000 description 7
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
Landscapes
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体装置に係り、例えば負帰還増幅器の段
間回路に設けられる共振回路に関するものである。
間回路に設けられる共振回路に関するものである。
第３図は高域周波数での利得の劣化を防ぐために負帰還
増幅器の段間回路にピーキング回路を備えた従来の半導
体装置の一例を示す回路図である。
増幅器の段間回路にピーキング回路を備えた従来の半導
体装置の一例を示す回路図である。
この図において、１は入力端子、２は信号増幅用ＦＥＴ
、３はインダクタ、４はキャパシタ、６はゲートバイア
ス抵抗器、７はドレインバイアス抵抗器、８は負帰還容
量、９は負帰還抵抗器、１０は出力端子である。
、３はインダクタ、４はキャパシタ、６はゲートバイア
ス抵抗器、７はドレインバイアス抵抗器、８は負帰還容
量、９は負帰還抵抗器、１０は出力端子である。
次に負帰還増幅器の段間回路にピーキング回路を設けた
場合の作用について説明する。
場合の作用について説明する。
負帰還増幅器は、一般に広帯域において利得か平坦であ
るが、さらに高域まで周波数帯域を伸ばしたい場合があ
る。このような場合には、第３図に示すように段間回路
にインダクタ３とキャパシタ４よりなるピーキング回路
を設け、その共振周波数を伸ばしたい周波数へ設定すれ
ば、設定した周波数における利得が増加して、負帰還増
幅器単独の場合よりもさらに広い周波数帯域を実現する
ことができる。
るが、さらに高域まで周波数帯域を伸ばしたい場合があ
る。このような場合には、第３図に示すように段間回路
にインダクタ３とキャパシタ４よりなるピーキング回路
を設け、その共振周波数を伸ばしたい周波数へ設定すれ
ば、設定した周波数における利得が増加して、負帰還増
幅器単独の場合よりもさらに広い周波数帯域を実現する
ことができる。
〔発明が解決しようとする課題）
上記のような従来の半導体装置では、ピーキング回路を
構成するインダクタ３とキャパシタ４の値が特定の周波
数に対応するように固定されているため、他の周波数帯
域の増幅器に対して用いる場合には、再設計しなければ
ならないという問題点があった。
構成するインダクタ３とキャパシタ４の値が特定の周波
数に対応するように固定されているため、他の周波数帯
域の増幅器に対して用いる場合には、再設計しなければ
ならないという問題点があった。
この発明は、かかる課題を解決するためになされたもの
で、負帰還増幅器の周波数帯域の上限を可変できる半導
体装置を得ることを目的とする。
で、負帰還増幅器の周波数帯域の上限を可変できる半導
体装置を得ることを目的とする。
〔課題を解決するための手段）
この発明に係る半導体装置は、キャパシタと、インダク
タと、このインダクタと並列にソース・ドレインが接続
されたＦＥＴとからなる共振回路を備えたものである。
タと、このインダクタと並列にソース・ドレインが接続
されたＦＥＴとからなる共振回路を備えたものである。
〔作用）
この発明においては、ゲートバイアスが変化するとＦＥ
Ｔのソース・ドレイン間容量が変化し、共振回路の共振
周波数も変化する。
Ｔのソース・ドレイン間容量が変化し、共振回路の共振
周波数も変化する。
第１図はこの発明の半導体装置の一実施例の構成を示す
図であり、第２図は、第１図に示した半導体装置の等価
回路図である。
図であり、第２図は、第１図に示した半導体装置の等価
回路図である。
これらの図において、第３図と同一符号は同一のものを
示し、５はこの発明におけるピーキング回路を構成する
ＦＥＴで、そのソース・ドレインがインダクタ３と並列
に接続されている。１１は半導体基板である。
示し、５はこの発明におけるピーキング回路を構成する
ＦＥＴで、そのソース・ドレインがインダクタ３と並列
に接続されている。１１は半導体基板である。
負帰還増幅器の段間回路にピーキング回路を設けた場合
の作用は前述したとおりであるが、この実施例ではピー
キング回路をキャパシタ４と、インダクタ３と、このイ
ンダクタ３と並列に接続されたＦＥＴ５とから構成して
おり、ＦＥＴ５のソース・ドレイン間容量が、ゲートバ
イアスにより可変であるので、ゲートバイアスを変化さ
せてピーキング回路の共振周波数を変化させることがで
きる。したがって、負帰還増幅器の周波数ｆ域（上限）
も回路部品を変更することなく、ゲートバイアスのみに
より変化させることができる。
の作用は前述したとおりであるが、この実施例ではピー
キング回路をキャパシタ４と、インダクタ３と、このイ
ンダクタ３と並列に接続されたＦＥＴ５とから構成して
おり、ＦＥＴ５のソース・ドレイン間容量が、ゲートバ
イアスにより可変であるので、ゲートバイアスを変化さ
せてピーキング回路の共振周波数を変化させることがで
きる。したがって、負帰還増幅器の周波数ｆ域（上限）
も回路部品を変更することなく、ゲートバイアスのみに
より変化させることができる。
なお、上記実施例では共振器周波数可変の共振回路を負
帰還増幅器の段間のピーキング回路に使用したが、この
発明は周波数帯域可変のスイッチやフィルタにも応用で
きることはいうまでもない。
帰還増幅器の段間のピーキング回路に使用したが、この
発明は周波数帯域可変のスイッチやフィルタにも応用で
きることはいうまでもない。
この発明は以上説明したとおり、キャパシタと、インダ
クタと、このインダクタと並列にソース・ドレインが接
続されたＦＥＴとからなる共振回路を備えたので、共振
回路の共振周波数を容易に変化させることができ、１つ
の半導体装置で種々の用途に応じた周波数帯域が設定可
能となり、個別での開発が省略できるため装置が安価に
できるという効果がある。また、共振周波数が可変であ
るから、各半導体装置間のバラツキ等を取り去ることが
でき、常に安定した特性の半導体装置が得られるという
効果がある。
クタと、このインダクタと並列にソース・ドレインが接
続されたＦＥＴとからなる共振回路を備えたので、共振
回路の共振周波数を容易に変化させることができ、１つ
の半導体装置で種々の用途に応じた周波数帯域が設定可
能となり、個別での開発が省略できるため装置が安価に
できるという効果がある。また、共振周波数が可変であ
るから、各半導体装置間のバラツキ等を取り去ることが
でき、常に安定した特性の半導体装置が得られるという
効果がある。
第１図はこの発明の半導体装置の一実施例の構成を示す
図、第２図は、第１図に示した半導体装置の等価回路図
、第３図は従来の半導体装置の一例を示す回路図である
。 図において、１は入力端子、２は信号増幅用ＦＥＴ、３
はインダクタ、４はキャパシタ、５はＦＥＴ、６はゲー
トバイアス抵抗器、７はドレインバイアス抵抗器、８は
負帰還容量、９は負帰還抵抗器、１０は出力端子、１１
は半導体基板である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図
図、第２図は、第１図に示した半導体装置の等価回路図
、第３図は従来の半導体装置の一例を示す回路図である
。 図において、１は入力端子、２は信号増幅用ＦＥＴ、３
はインダクタ、４はキャパシタ、５はＦＥＴ、６はゲー
トバイアス抵抗器、７はドレインバイアス抵抗器、８は
負帰還容量、９は負帰還抵抗器、１０は出力端子、１１
は半導体基板である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図
Claims (1)
- キャパシタと、インダクタと、このインダクタと並列
にソース・ドレインが接続されたＦＥＴとからなる共振
回路を備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093902A JPH01264404A (ja) | 1988-04-15 | 1988-04-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093902A JPH01264404A (ja) | 1988-04-15 | 1988-04-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01264404A true JPH01264404A (ja) | 1989-10-20 |
Family
ID=14095413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63093902A Pending JPH01264404A (ja) | 1988-04-15 | 1988-04-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01264404A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6313706B1 (en) | 1997-11-27 | 2001-11-06 | Nec Corporation | Semiconductor circuit with a stabilized gain slope |
-
1988
- 1988-04-15 JP JP63093902A patent/JPH01264404A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6313706B1 (en) | 1997-11-27 | 2001-11-06 | Nec Corporation | Semiconductor circuit with a stabilized gain slope |
| US6388527B1 (en) | 1997-11-27 | 2002-05-14 | Nec Corporation | Semiconductor circuit with a stabilized gain slope |
| US6476679B2 (en) | 1997-11-27 | 2002-11-05 | Nec Corporation | Semiconductor circuit with a stabilized gain slope |
| US6501335B2 (en) | 1997-11-27 | 2002-12-31 | Nec Corporation | Semiconductor circuit with a stabilized gain slope |
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