JPH0380706A - 演算増幅器 - Google Patents
演算増幅器Info
- Publication number
- JPH0380706A JPH0380706A JP21895989A JP21895989A JPH0380706A JP H0380706 A JPH0380706 A JP H0380706A JP 21895989 A JP21895989 A JP 21895989A JP 21895989 A JP21895989 A JP 21895989A JP H0380706 A JPH0380706 A JP H0380706A
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- JP
- Japan
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- circuit
- output
- input
- source follower
- phase compensation
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Links
- 239000003990 capacitor Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は演算増幅器に関し、特にＭＯ３型半導体集積回
路に適合する位相補償回路を備える演算増幅器に関する
。
路に適合する位相補償回路を備える演算増幅器に関する
。
従来の演算増幅器は、第３図に一例が示されるように、
差動増幅回路１７の出力側に接続される出力回路１８と
、出力回路１８の入出力間に接続される容量１９および
抵抗２０の直列接続回路から戒る位相補償回路２１と、
を備えて構成されている。
差動増幅回路１７の出力側に接続される出力回路１８と
、出力回路１８の入出力間に接続される容量１９および
抵抗２０の直列接続回路から戒る位相補償回路２１と、
を備えて構成されている。
第３図において、信号入力端子５９および６０から入力
される信号は、差動増幅回路１７の正相および逆相の入
力端子に入力され、入出力間に容量１９および抵抗２０
からなる位相補償回路２１が接続される利得回路１８を
経由して位相補償され、信号出力端子６１から出力され
る。
される信号は、差動増幅回路１７の正相および逆相の入
力端子に入力され、入出力間に容量１９および抵抗２０
からなる位相補償回路２１が接続される利得回路１８を
経由して位相補償され、信号出力端子６１から出力され
る。
今、第３図における差動増幅回路１７の相互コンダクタ
ンスをｇ、１．出力抵抗をＲ１、出力端子６１にかかわ
る負荷容量をＣＬとし、更に、位相補償回路２１に含ま
れる抵抗２０の抵抗値をＲ１、容量１９の容量値をＣＦ
とすると、第４図のような等価回路が得られ、上記の抵
抗値Ｒｆおよび容量値Ｃ，を適当に選定することにより
、位相補償された入出力信号特性が得られる。
ンスをｇ、１．出力抵抗をＲ１、出力端子６１にかかわ
る負荷容量をＣＬとし、更に、位相補償回路２１に含ま
れる抵抗２０の抵抗値をＲ１、容量１９の容量値をＣＦ
とすると、第４図のような等価回路が得られ、上記の抵
抗値Ｒｆおよび容量値Ｃ，を適当に選定することにより
、位相補償された入出力信号特性が得られる。
上述した従来の演算増幅器においては、出力端子から直
接に位相補償回路を介して出力回路の入力側に帰還をか
けているために、位相補償機能が負荷の影響を受けると
いう欠点とともに、帰還回路が抵抗と容量とによって構
成されているため、入力信号の周波数が高くなるとフィ
ードフォーワードになり、余分の零点が生じて十分な位
相補償が為されないという欠点がある。
接に位相補償回路を介して出力回路の入力側に帰還をか
けているために、位相補償機能が負荷の影響を受けると
いう欠点とともに、帰還回路が抵抗と容量とによって構
成されているため、入力信号の周波数が高くなるとフィ
ードフォーワードになり、余分の零点が生じて十分な位
相補償が為されないという欠点がある。
本発明の演算増幅器は、第１および第２の信号入力に対
応する差動増幅回路に対して、それぞれ順次に縦続接続
される利得回路および出力回路を備え、前記利得回路の
入出力間に接続される帰還回路として、所定の容量とソ
ースフォロア回路とを含む位相補償回路を備えて構成さ
れる。
応する差動増幅回路に対して、それぞれ順次に縦続接続
される利得回路および出力回路を備え、前記利得回路の
入出力間に接続される帰還回路として、所定の容量とソ
ースフォロア回路とを含む位相補償回路を備えて構成さ
れる。
次に、本発明について図面を参照して説明する。第１図
（＆）および（ｂ）は、それぞれ本発明の第１および第
２の実施例を示す回路図、第２図は、前記第１および第
２の実施例の等価回路図である。
（＆）および（ｂ）は、それぞれ本発明の第１および第
２の実施例を示す回路図、第２図は、前記第１および第
２の実施例の等価回路図である。
第１図（ａ）に示されるように、第１の実施例は、差動
増幅回路１と、利得回路２と、出力回路３と、ＮＭＯ３
）−ラジスタ５および抵抗６を含むソースフォロア回路
７と、容量４およびソースフォロア回路７を含む位相補
償回路８と、を備えて構成される。
増幅回路１と、利得回路２と、出力回路３と、ＮＭＯ３
）−ラジスタ５および抵抗６を含むソースフォロア回路
７と、容量４およびソースフォロア回路７を含む位相補
償回路８と、を備えて構成される。
第１図（ａ）において、信号入力端子５１および５２か
ら入力される信号は、差動増幅回路１の正相および逆相
の入力端子に入力され、入出力間に容量４およびソース
フォロア回路７を含む位相補償回路８が接続されている
利得回路２を経由して、出力回路３を介して信号出力端
子５４から出力される。
ら入力される信号は、差動増幅回路１の正相および逆相
の入力端子に入力され、入出力間に容量４およびソース
フォロア回路７を含む位相補償回路８が接続されている
利得回路２を経由して、出力回路３を介して信号出力端
子５４から出力される。
前記従来例の場合と同様に、差動増幅回路１の相互コン
ダクタンスをｇ、１、出力抵抗をＲ５、出力側の寄生容
量をＣ！とし、更に、位相補償回路８におけるソースフ
ォロア回路７の相互コンダクタンスをｇ、。、出力抵抗
をＲ８として、容量４の容量値をＣｅとすると、第２図
に示されるような等価回路が得られる。この等価回路は
、第４図に示されている従来例の等価回路における抵抗
２０の抵抗値Ｒ１を、ソースフォロア回路７の相互コン
ダクタンスｇ０および出力抵抗Ｒ８によって置換した形
となっている。従って、本演算増幅器の入出力特性とし
ては、所定の位相補償された特性が得られることは明ら
かである。しかも、本発明特有の作用として、帰還回路
を形成する位相補償回路にソースフォロア回路が介在し
ているため、出力側の負荷ならびに入出力周波数等に影
響されない安定した位相補償特性が実現される。
ダクタンスをｇ、１、出力抵抗をＲ５、出力側の寄生容
量をＣ！とし、更に、位相補償回路８におけるソースフ
ォロア回路７の相互コンダクタンスをｇ、。、出力抵抗
をＲ８として、容量４の容量値をＣｅとすると、第２図
に示されるような等価回路が得られる。この等価回路は
、第４図に示されている従来例の等価回路における抵抗
２０の抵抗値Ｒ１を、ソースフォロア回路７の相互コン
ダクタンスｇ０および出力抵抗Ｒ８によって置換した形
となっている。従って、本演算増幅器の入出力特性とし
ては、所定の位相補償された特性が得られることは明ら
かである。しかも、本発明特有の作用として、帰還回路
を形成する位相補償回路にソースフォロア回路が介在し
ているため、出力側の負荷ならびに入出力周波数等に影
響されない安定した位相補償特性が実現される。
次に、本発明の第２の実施例について説明する。第１図
（ｂ）に示されるように、本実施例は、差動増幅回路９
と、利得回路１０と、出力回路１１と、ＰＭＯ３）ラン
ジスタ１３および抵抗１４を含むソースフォロア回路１
５と、容量１２と、容量１２およびソース７オロア回路
１５を含む位相補償回路１６と、を備えて構成される。
（ｂ）に示されるように、本実施例は、差動増幅回路９
と、利得回路１０と、出力回路１１と、ＰＭＯ３）ラン
ジスタ１３および抵抗１４を含むソースフォロア回路１
５と、容量１２と、容量１２およびソース７オロア回路
１５を含む位相補償回路１６と、を備えて構成される。
本実施例は、第１図（ａ）に示される第１の実施例にお
いて、ＮＭＯＳトランジスタ５を用いて構成されていた
ソースフォロア回路７を、ＰＭＯＳトランジスタ１３を
用いてソース７オロア回路１５として構成した例であり
、その等価回路は、第２図に示されるように、第１の実
施例の場合と同様である。従って、第１の実施例の場合
と同様に、演算増幅器の入出力特性としては、出力側の
負荷ならびに入出力周波数等に影響されない安定した位
相補償特性が実現される。
いて、ＮＭＯＳトランジスタ５を用いて構成されていた
ソースフォロア回路７を、ＰＭＯＳトランジスタ１３を
用いてソース７オロア回路１５として構成した例であり
、その等価回路は、第２図に示されるように、第１の実
施例の場合と同様である。従って、第１の実施例の場合
と同様に、演算増幅器の入出力特性としては、出力側の
負荷ならびに入出力周波数等に影響されない安定した位
相補償特性が実現される。
以上、詳細に説明したように、本発明は、差動増幅回路
、利得回路および出力回路を含む演算増幅器において、
所定のソースフォロア回路と容量とを直列接続した位相
補償回路を、前記利得回路の入出力間に接続することに
より、出力側の負荷ならびに入出力周波数等に影響され
ない安定した位相補償特性が得られるという効果がある
。
、利得回路および出力回路を含む演算増幅器において、
所定のソースフォロア回路と容量とを直列接続した位相
補償回路を、前記利得回路の入出力間に接続することに
より、出力側の負荷ならびに入出力周波数等に影響され
ない安定した位相補償特性が得られるという効果がある
。
【図面の簡単な説明】
第１図（ａ）および（ｂ）は、それぞれ本発明の第１お
よび第２の実施例の回路図、第２図は前記第工および第
２の実施例の等価回路図、第３図は、従来例の回路図、
第４図は前記従来例の等価回路図である。 図において、１．９．１７・・・・・・差動増幅回路、
２、ｌＯ・・・・・・利得回路、３．１１．１８・・・
・・・出力回路、４、１２．１９・・・・・・容量、５
・・・・・・ＮＭＯＳトランジスタ、６，１４．２０・
・・・・−抵抗、７，１５・・・・・・ソースフォロア
回路、８．１６．２１・・・・・・位相補償回路。
よび第２の実施例の回路図、第２図は前記第工および第
２の実施例の等価回路図、第３図は、従来例の回路図、
第４図は前記従来例の等価回路図である。 図において、１．９．１７・・・・・・差動増幅回路、
２、ｌＯ・・・・・・利得回路、３．１１．１８・・・
・・・出力回路、４、１２．１９・・・・・・容量、５
・・・・・・ＮＭＯＳトランジスタ、６，１４．２０・
・・・・−抵抗、７，１５・・・・・・ソースフォロア
回路、８．１６．２１・・・・・・位相補償回路。
Claims (1)
- 第１および第２の信号入力に対応する差動増幅回路に対
して、それぞれ順次に縦続接続される利得回路および出
力回路を備え、前記利得回路の入出力間に接続される帰
還回路として、所定の容量とソースフォロア回路とを含
む位相補償回路を備えることを特徴とする演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21895989A JPH0380706A (ja) | 1989-08-24 | 1989-08-24 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21895989A JPH0380706A (ja) | 1989-08-24 | 1989-08-24 | 演算増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0380706A true JPH0380706A (ja) | 1991-04-05 |
Family
ID=16728029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21895989A Pending JPH0380706A (ja) | 1989-08-24 | 1989-08-24 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0380706A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6023195A (en) * | 1997-09-01 | 2000-02-08 | Nec Corporation | On-chip source follower amplifier |
| US6316998B1 (en) | 1997-11-12 | 2001-11-13 | Nec Corporation | Differential amplifier and a method of compensation |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60239109A (ja) * | 1984-05-14 | 1985-11-28 | Nec Corp | 演算増幅器 |
-
1989
- 1989-08-24 JP JP21895989A patent/JPH0380706A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60239109A (ja) * | 1984-05-14 | 1985-11-28 | Nec Corp | 演算増幅器 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6023195A (en) * | 1997-09-01 | 2000-02-08 | Nec Corporation | On-chip source follower amplifier |
| US6316998B1 (en) | 1997-11-12 | 2001-11-13 | Nec Corporation | Differential amplifier and a method of compensation |
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