JPH01263749A - Memory device - Google Patents

Abstract

PURPOSE:To attain the memory reading at a high speed without being influenced by an input address value by providing a third memory to store at least prescribed data out of the data of an even number address and the data of an odd number address. CONSTITUTION:When an even number address and an odd number address are alternately inputted, an address control part 7 supplies an input address value to first and second memories 1 and 2 alternately and executes reading, and the read data are selected and alternately outputted by a reading data selecting part 11. When the even number address or the odd number address is continuous, the address control part 7 supplies the continuous latter input address value to a third memory 6, executes the reading from the third memory 6, and the read data are selected by a reading data selecting part 11 and outputted in continuation to the data corresponding to a former input address value out of two continuous data.

Description

【発明の詳細な説明】 産業上の利用分野 本発明はプログラムや入出力データの格納に使用される
メモリ装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a memory device used for storing programs and input/output data.

従来の技術 従来、入力されたアドレス値に基づいて読み出しを実行
するメモリ装置は第４図に示すように構成されている。2. Description of the Related Art Conventionally, a memory device that performs reading based on an input address value is configured as shown in FIG.

第５図はそのタイミングチャートを示す、データは偶数
アドレスと奇数アドレスに分けて第１のメモリ１と第２
のメモリ２に格納されている。読み出しデータを指示す
るアドレス値は、クロック人力ＣＬＫＩ、ＣＬＫ２によ
って第１、第２の保持回路３，４に保持される。第５図
では第１の保持回路３には偶数アドレス値ＥＯ。Figure 5 shows the timing chart. Data is divided into even addresses and odd addresses and is stored in the first memory 1 and the second memory.
is stored in memory 2 of. Address values indicating read data are held in the first and second holding circuits 3 and 4 by clocks CLKI and CLK2. In FIG. 5, the first holding circuit 3 has an even address value EO.

Ｅ２．Ｅ４．Ｅ６．Ｅ８が順次保持され、第２の保持回
路４には奇数アドレス値０１．０３，０５゜０７．０９
が順次保持される。第１のメモリ１は第１の保持回路３
の出力に発生する偶数アドレス値、第２のメモリ２は第
２の保持回路４の出力に発生する奇数アドレス値によっ
てそれぞれ読み出しアドレスが指定され、第１のメモリ
１の出力には偶数アドレス値ＥＯ，Ｅ２．Ｅ４．Ｅ６．
Ｅ８に対応するデータＤｏ、Ｄ２．Ｄ４．Ｄ６．Ｄ８が
順次読み出され、第２のメモリ２の出力には奇数アトＬ
／ス値０１，０３，０５，０７，０９に対応するデータ
Ｄｉ、Ｄ３．Ｄ５．Ｄ７．Ｄ９が順次読み出される。第
１．第２のメモリ１，２の出力データはデータセレクタ
５に入力される。データセレクタ５はアドレス信号によ
りコントロールされて、アドレスに対応する第１、第２
のメモリ１．２の出力データを交互に選択して出力し、
出力には入力アドレスＥ０，０１．Ｅ２，０３゜Ｅ４，
０５．Ｅ６，０７．Ｅ８，０９に対応するＤｏ−Ｄ８・
・・が読み出される。なお、第５図においてＸは今回の
読み出しに関係のない入力アドレス値およびデータであ
る。E2. E4. E6. E8 is held sequentially, and the second holding circuit 4 has odd address values 01.03, 05°07.09.
are held sequentially. The first memory 1 is the first holding circuit 3
The read address of the second memory 2 is specified by the odd address value generated at the output of the second holding circuit 4, and the even address value EO is generated at the output of the first memory 1. , E2. E4. E6.
Data Do, D2 .corresponding to E8. D4. D6. D8 are read out sequentially, and the output of the second memory 2 is an odd number at L.
/ data Di, D3 . corresponding to the value 01, 03, 05, 07, 09. D5. D7. D9 are read out sequentially. 1st. The output data of the second memories 1 and 2 is input to the data selector 5. The data selector 5 is controlled by an address signal and selects the first and second data selectors corresponding to the address.
Alternately select and output the output data of memories 1 and 2 of
The output has input addresses E0, 01 . E2,03゜E4,
05. E6,07. Do-D8 corresponding to E8,09
... is read out. Note that in FIG. 5, X is an input address value and data unrelated to the current readout.

このように、従来の構成では、第１、第２のメモリ１，
２のメモリデータを交互に先読みを実行することにより
、メモリ読み出しの高速化が可能である。In this way, in the conventional configuration, the first and second memories 1,
By performing pre-reading of the two memory data alternately, it is possible to speed up memory reading.

発明が解決しようとする課題 このような従来の構成では、入力アドレスとして偶数奇
数のアドレスが必ず交互に入力されれば問題ないが、偶
数アドレスあるいは奇数アドレスが連続して入力された
場合には、物理的に同じメモリを連続してアクセスする
ことになるため、メモリデータの先読みをすることがで
きないという問題がある。Problems to be Solved by the Invention In such a conventional configuration, there is no problem as long as even and odd addresses are always input alternately as input addresses, but if even or odd addresses are input consecutively, Since the same physical memory is accessed continuously, there is a problem in that it is not possible to read ahead of memory data.

本発明は入力アドレス値に左右されず高速にメモリ読み
出しが可能な、メモリ装置を提供することを目的とする
。SUMMARY OF THE INVENTION An object of the present invention is to provide a memory device that allows high-speed memory reading regardless of input address values.

課題を解決するための手段 本発明のメモリ装置は、偶数アドレスのデータを格納す
る第１のメモリと、奇数アドレスのデータを格納する第
２のメモリと、偶数アドレスのデータと奇数アドレスの
データのうちの少なくとも所定のデータを格納する第３
のメモリと、読み出しデータを指定するアドレス値に応
じて第１．第２のメモリに読み出しを指示し、前記アド
レス値が連続して偶数アドレスまたは奇数アドレスにな
ったことを検出したときに連続する２つのアドレスの後
者のアドレス値で第３のメモリに読み出しを指示するア
ドレス制御部と、前記アドレス値に基づいて第１、第２
、第３のメモリから読み出されたデータを前記アドレス
値に基づいて選択して出力する読み出しデータ選択部と
を設けたことを特徴とする。Means for Solving the Problems The memory device of the present invention includes a first memory that stores data at even addresses, a second memory that stores data at odd addresses, and a memory device that stores data at even addresses and data at odd addresses. The third one stores at least the predetermined data.
memory, and the first . Instructs the second memory to read, and when detecting that the address value becomes an even address or an odd address consecutively, instructs the third memory to read with the latter address value of the two consecutive addresses. and an address control unit that controls the first and second addresses based on the address value.
, a read data selection unit that selects and outputs data read from the third memory based on the address value.

作用 この構成によると、偶数アドレスと奇数アドレスが交互
に入力されると、アドレス制御部は交互に入力アドレス
値を第１、第２のメモリに供給して第１、第２のメモリ
から読み出しを実行し、読み出されたデータは読み出し
データ選択部で選択され交互に出力される。偶数アドレ
スまたは奇数アドレスが連続すると、アドレス制御部は
連続している後者の入力アドレス値を第３のメモリに供
給して第３のメモリから読み出しを実行し、読み出され
たデータは読み出しデータ選択部で選択されて連続して
いた２つのデータのうちの前者の入力アドレス値に対応
するデータに続いて出力される。According to this configuration, when even addresses and odd addresses are input alternately, the address control section alternately supplies the input address values to the first and second memories and reads them from the first and second memories. The read data is selected by the read data selection section and outputted alternately. When even-numbered addresses or odd-numbered addresses are consecutive, the address control unit supplies the latter consecutive input address values to the third memory to execute reading from the third memory, and the read data is read data selected. Outputting the data corresponding to the input address value of the former of the two consecutive data selected by the section is output.

実施例 以下、本発明の実施例を第１図〜第３図に基づいて説明
する。Embodiments Hereinafter, embodiments of the present invention will be explained based on FIGS. 1 to 3.

第１図は本発明の第１の実施例を示し、第２図はそのタ
イミングチャートを示す。なお、従来例と同様の作用を
なすものには同一の符号を付けて説明する。FIG. 1 shows a first embodiment of the present invention, and FIG. 2 shows its timing chart. It should be noted that the same reference numerals are given to the parts having the same functions as those of the conventional example.

第１、第２および第３のメモリ１，２．６が設けられて
おり、この実施例では第３のメモリ６には第１のメモリ
１に書き込まれている偶数アドレス用データと第２のメ
モリ２に書き込まれている奇数アドレス用データとが共
に書き込まれている。First, second and third memories 1, 2.6 are provided, and in this embodiment, the third memory 6 contains the even address data written in the first memory 1 and the second memory. The data for odd addresses written in memory 2 is also written.

時々の入力アドレスは、アドレス制御部７を介して第１
〜第３のメモリ１，２．６のうちの必要なものに分配さ
れる。アドレス制御部７は第１、第２の保持回路３，４
と第１〜第３のデータセレクタ８，９．１０で構成され
ている。第１、第２の保持回路３，４はクロック人力Ｃ
ＬＫＩ、ＣＬＫ２によって入力アドレスを交互に保持す
る。ここでは偶数アドレス値Ｅ４．Ｅ５と連続する場合
を例に挙げて説明する。Occasional input addresses are sent to the first address via the address control section 7.
- Distributed to the necessary ones among the third memories 1, 2, and 6. The address control section 7 includes the first and second holding circuits 3 and 4.
and first to third data selectors 8, 9, and 10. The first and second holding circuits 3 and 4 are operated by clock C.
Input addresses are held alternately by LKI and CLK2. Here, even address value E4. An example of a case in which this is continuous with E5 will be explained.

第１の保持回路３はクロック人力ＣＬＫＩによってアド
レス値ＥＯ，Ｅ２．Ｅ４を保持し、偶数アドレスが２回
連続する所からアドレス値０６゜ｏ８を保持する。第２
の保持回路４はクロック人力ＣＬＫ２によってアドレス
値０１，０３を保持し、偶数アドレスが２回連続する所
からＥ５゜Ｅ７．ＥＯを保持する。第１のデータセレク
タ８では、第１の保持回路３の出力が偶数の期間にはそ
の出力値によりコントロールされて第１の保持回路３の
出力値が選択して出力され、第１の保持回路３の出力が
奇数の期間にはその出力値によりコントロールされて第
２の保持回路４の出力値を選択して出力する。これによ
り第１のデータセレクタ８の出力には絶えずＥＯ，Ｅ２
．Ｅ４．Ｅ７゜ＥＯという偶数アドレス値が出力される
。第２のデータセレクタ９では第２の保持回路４の出力
が奇数の期間にはその出力値によりコントロールされて
第２の保持回路４の出力値が選択して出力され、第２の
保持回路４の出方が偶数の期間にはその出力値によりコ
ントロールされて第１の保持回路３の出力値を選択して
出方する。これにより第２のデータセレクタ９の出方に
は絶えず０１゜０３．０６，０８という奇数アドレス値
が出力される。第３のデータセレクタ１０では、アドレ
ス信号の偶数値または奇数値が連続する所で、そのアド
レス値によりコントロールされて、連続する２つのアド
レスのうちの後者を選択して第３のメモＩＪＩＯに出力
する。ここでは偶数アドレス値Ｅ４とＥ５が連続してい
ることを第１、第２の保持回路３．４の出力から検出し
たときに、第３のデータセレクタ１０は、第２の保持回
路４における奇数から偶数への切り替わり目のアドレス
値であるＥ５が出力される。このようにして第１のメモ
リ１には偶数アドレスが、第２のメモリ２には奇数アド
レスが、第３のメモリ６には連続した偶数アドレスの後
者が入力され、それぞれ対応するデータが読み出される
。読み出しデータ選択部としての第４のデータセレクタ
１１では、入力アドレス信号の値によりコントロールさ
れて、３つのメモリデータ出力のいずれか１つを選択出
力する。つまり。The first holding circuit 3 receives address values EO, E2 . E4 is held, and the address value 06°o8 is held starting from two consecutive even addresses. Second
The holding circuit 4 holds the address values 01, 03 using the clock CLK2, and starts from two consecutive even addresses from E5° to E7. Hold EO. In the first data selector 8, the output value of the first holding circuit 3 is controlled by the output value during an even period, and the output value of the first holding circuit 3 is selected and output. During the odd period, the output of the second holding circuit 4 is controlled by the output value of the second holding circuit 4, and the output value of the second holding circuit 4 is selected and output. As a result, the output of the first data selector 8 is always EO, E2.
．． E4. An even address value of E7°EO is output. The second data selector 9 selects and outputs the output value of the second holding circuit 4 by controlling the output value of the second holding circuit 4 during odd-numbered periods. During the period in which the output of the first holding circuit 3 is an even number, the output value of the first holding circuit 3 is selected and output under the control of the output value. As a result, the second data selector 9 constantly outputs odd address values of 01°, 03.06, 08. The third data selector 10 selects the latter of two consecutive addresses and outputs it to the third memory IJIO under the control of the address value where even or odd values of the address signal are consecutive. do. Here, when it is detected from the outputs of the first and second holding circuits 3.4 that the even address values E4 and E5 are consecutive, the third data selector 10 selects the odd address values E4 and E5 in the second holding circuit 4. E5, which is the address value at which the number changes from to an even number, is output. In this way, even addresses are input to the first memory 1, odd addresses are input to the second memory 2, and consecutive even addresses are input to the third memory 6, and the corresponding data is read out. . The fourth data selector 11 serving as a read data selection section selects and outputs any one of the three memory data outputs under the control of the value of the input address signal. In other words.

アドレス値が偶数・奇数と交互に切り替わる所では従来
例と同様に第１、第２のメモリ１，２からデータを出力
し、偶数または奇数が連続する所では第３のメモリ６か
らデータを出力する。こうして第４のデータセレクタ１
１の出力には、最終的にアドレス信号に同期し対応する
データが出力される。Where the address value alternates between even and odd numbers, data is output from the first and second memories 1 and 2 as in the conventional example, and where the address values are consecutive even and odd numbers, data is output from the third memory 6. do. In this way, the fourth data selector 1
1 output, data corresponding to the address signal is finally output in synchronization with the address signal.

このように、上記の実施例によれば、偶数アドレスある
いは奇数アドレスが連続すると連続したアドレスの前者
で偶数アドレス用の第１のメモリ１あるいは奇数アドレ
ス用の第２のメモリ２から対応するデータを読み出し、
後者で第３のメモリ６から対応するデータを読み出すた
め、物理的に異なるメモリをアクセスすることになる。In this way, according to the above embodiment, when even addresses or odd addresses are consecutive, the former of the consecutive addresses retrieves corresponding data from the first memory 1 for even addresses or the second memory 2 for odd addresses. reading,
In the latter case, since the corresponding data is read from the third memory 6, a physically different memory is accessed.

このためメモリ先読みの連続性が確保され、読み出しス
ピードを低下させないという利点を有する。Therefore, the continuity of memory pre-reading is ensured, and there is an advantage that the read speed is not reduced.

第３図は第２の実施例を示す。第１の実施例では第３の
メモリ６には、第１のメモリ１ならびに第２のメモリ２
の内容とが同じアドレスに格納されている必要があった
が、この第２の実施例では連続して発生するであろうア
ドレスのデータだけが、第３のメモリ６に第１、第２の
メモリ１，２とは別の特定アドレスに格納されており、
第３のデータセレクタ１０と第３のメモリ６との間に、
入力アドレスを前記の特定アドレスに変換して第３のメ
モリ６に供給するアドレス変換回路１２が介装されてい
る。FIG. 3 shows a second embodiment. In the first embodiment, the third memory 6 includes the first memory 1 and the second memory 2.
However, in this second embodiment, only data at addresses that will occur consecutively is stored in the third memory 6 at the same address as the contents of the first and second addresses. It is stored at a specific address different from memories 1 and 2,
Between the third data selector 10 and the third memory 6,
An address conversion circuit 12 is provided which converts the input address into the specific address and supplies it to the third memory 6.

このようにアドレス変換回路１２によって両者アドレス
の対応を行うことによって、第３のメモリ６の容量を第
１の実施例におけるものよりも小容量とすることができ
る。By associating both addresses with the address conversion circuit 12 in this manner, the capacity of the third memory 6 can be made smaller than that in the first embodiment.

発明の効果 以上のように本発明によると、偶数アドレスのデータを
格納する第１のメモリと奇数アドレスのデータを格納す
る第２のメモリとは別に、偶数アドレスのデータと奇数
アドレスのデータのうちの少なくとも所定のデータを格
納する第３のメモリを設け、入力アドレス値が連続して
偶数アドレスまたは奇数アドレスになったことを検出し
たときにアドレス制御部が、連続する２つのアドレスの
後者のアドレス値で第３のメモリに読み出しを指示し、
入力アドレス値に基づいて第１．第２、第３のメモリか
ら読み出されたデータを、読み出しデータ選択部が入力
アドレス値に基づいて選択して、入力アドレスに基づく
出力データとするため。Effects of the Invention As described above, according to the present invention, in addition to the first memory that stores data at even addresses and the second memory that stores data at odd addresses, data between even and odd addresses is stored separately. A third memory is provided to store at least predetermined data of the two consecutive addresses, and when it is detected that the input address value becomes an even number address or an odd number address consecutively, the address control unit selects the latter address of the two consecutive addresses. Instruct reading to the third memory by value,
1 based on the input address value. The read data selection unit selects the data read from the second and third memories based on the input address value, and outputs the data based on the input address.

入力アドレス値が偶数または奇数に連続した場合であっ
ても、メモリの読み出しスピードが低下しないという利
点を有する。This has the advantage that the memory read speed does not decrease even if the input address values are consecutive even or odd numbers.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明のメモリ装置の一実施例のブロック図、
第２図は同装置のタイミングチャート図、第３図は他の
実施例の概略ブロック図、第４図は従来メモリ装置のブ
ロック図、第５図は同装置のタイミングチャート図であ
る。 １・・・第１のメモリ、２・・・第２のメモリ、６・・
・第３のメモリ、７・・・アドレス制御部、１１・・・
データセレクタ〔読み出しデータ選択部〕。 代理人　　　森　　本　　義　　弘 第２図 ％ｔｔ＋テ’−ｙｔｖｙｙｉッＢ　　　Ｘ　　　ｕ　　
　　Ｅ２　　　　　Ｅ４　　　Ｘ　　　　Ｅ７　　　Ｅ
９’Ｉ２　ｑ　　デー１ＩＬ７ｉデｑ１４ｔＪ　　　　
　Ｘ　　　　０１　　　０３　　　Ｘ　　　　ＯＧ　　
　　Ｏｉ！を３り　テ’−！ｔＬ、ｙｌｎｙｑ：４ｔ）
　　　　　　　　　　Ｘ　　　　　　　　　　Ｅ５　　
　　　　Ｘ多Ｉり　ノＬすＩ＊ｉ５　　　　　　　　　
Ｘ　　　ｆＪｆｌ　　　　０２　　　　０４　　　　Ｘ
　　　１１７　　　Ｘ’＋２．．１ｔ９２ｈ叔３　　　
　　　　　Ｘ　　　　（ＩＩ　　　　８３　　　Ｘ　　
　０６　　　　（＋１１’Ｊ３Ｑｉｔｖ　ｔｐ　Ｑ本Ｑ
　　　　　　　　　　　　　　　　　Ｘ　　　　　　　
　（１５Ｘチー７　　　　　　　　　　　　　　Ｘ　　
　（ｉｆｆ　　０１　０２　　ｆ１３　０４　０５　０
６　　ＤＴ　　０８第４図 入カフＹ″しス チーーノ 第Ｓ図FIG. 1 is a block diagram of an embodiment of the memory device of the present invention;
FIG. 2 is a timing chart of the same device, FIG. 3 is a schematic block diagram of another embodiment, FIG. 4 is a block diagram of a conventional memory device, and FIG. 5 is a timing chart of the same device. 1... first memory, 2... second memory, 6...
-Third memory, 7...address control section, 11...
Data selector [read data selection section]. Agent Yoshihiro Morimoto Figure 2%tt+te'-ytvyyiB X u
E2 E4 X E7 E
9'I2 q day 1IL7i de q14tJ
X 01 03 X OG
Oi! 3ri te'-! tL, ylnyq: 4t)
X E5
X many I ri no Lsu I*i5
X fJfl 02 04 X
117 X'+2. ．． 1t92h uncle 3
X (II 83
06 (+11'J3Qitv tp Q book Q
X
(15X Chi7
(if 01 02 f13 04 05 0
6 DT 08 Figure 4 Cuff Y'' and Stino Figure S

Claims (1)

【特許請求の範囲】[Claims] １、偶数アドレスのデータを格納する第１のメモリと、
奇数アドレスのデータを格納する第２のメモリと、偶数
アドレスのデータと奇数アドレスのデータのうちの少な
くとも所定のデータを格納する第３のメモリと、読み出
しデータを指定するアドレス値に応じて第１、第２のメ
モリに読み出しを指示し、前記アドレス値が連続して偶
数アドレスまたは奇数アドレスになったことを検出した
ときに連続する２つのアドレスの後者のアドレス値で第
３のメモリに読み出しを指示するアドレス制御部と、前
記アドレス値に基づいて第１、第２、第３のメモリから
読み出されたデータを前記アドレス値に基づいて選択し
て出力する読み出しデータ選択部とを設け、データ選択
部の出力に発生するデータを出力データとするメモリ装
置。1. a first memory that stores data at even addresses;
a second memory that stores data at odd addresses; a third memory that stores at least predetermined data among data at even addresses and data at odd addresses; , instructs the second memory to read, and when it is detected that the address value becomes an even address or an odd address consecutively, reads the latter of the two consecutive addresses to the third memory. an address control unit for instructing, and a read data selection unit for selecting and outputting data read from the first, second, and third memories based on the address value, and A memory device that uses data generated at the output of a selection section as output data.