JPS62278680A - Image information output device - Google Patents
Image information output deviceInfo
- Publication number
- JPS62278680A JPS62278680A JP61120250A JP12025086A JPS62278680A JP S62278680 A JPS62278680 A JP S62278680A JP 61120250 A JP61120250 A JP 61120250A JP 12025086 A JP12025086 A JP 12025086A JP S62278680 A JPS62278680 A JP S62278680A
- Authority
- JP
- Japan
- Prior art keywords
- data
- image information
- output
- bit
- pattern data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 22
- 230000015654 memory Effects 0.000 claims description 13
- 238000001514 detection method Methods 0.000 claims 4
- 238000012546 transfer Methods 0.000 abstract description 19
- 238000010586 diagram Methods 0.000 description 10
- 238000012545 processing Methods 0.000 description 7
- 238000013500 data storage Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000011946 reduction process Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
Landscapes
- Image Processing (AREA)
Abstract
Description
【発明の詳細な説明】
3、発明の詳細な説明
〔産業上の利用分野〕
本発明は、ディジタル化されたイメージ情報を表示装置
やプリンタに出力する装置に係り、特に文書類のイメー
ジ情報の高速拡大・縮小処理に好適なイメージ情報出力
装置に関する。Detailed Description of the Invention 3. Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a device that outputs digitized image information to a display device or a printer, and particularly relates to a device that outputs digitized image information to a display device or a printer, and particularly to a device that outputs digitized image information to a display device or a printer. The present invention relates to an image information output device suitable for high-speed enlargement/reduction processing.
近年、光ディスク等の出現で記憶装置の大容量化が進ん
でいる。このため、従来困難であった文字図形情報をイ
メージとして記憶・検索・表示・編集等を行うシステム
も増えつつある。イメージ情報はデータ量がどうしても
多(なるため、このようなシステムにおいては、拡大・
縮小処理を特に高速化するための工夫が必要となる。そ
のためには、M P U (Micro Proces
sing Unit )による演算処理を減らしてハー
ドウェアによるサポートを強化することが有効である。In recent years, with the advent of optical disks and the like, the capacity of storage devices has been increasing. For this reason, the number of systems that allow text and graphic information to be stored, searched, displayed, edited, etc. as images, which has been difficult in the past, is increasing. Image information inevitably requires a large amount of data, so in such a system, it is difficult to enlarge and
It is necessary to devise ways to particularly speed up the reduction process. For that purpose, MPU (Micro Process
It is effective to reduce the arithmetic processing performed by the sing Unit and strengthen the support provided by the hardware.
拡大・縮小処理の高速化のためには、原パターンデータ
に間引き・補完を施し、拡大・縮小パターンデータを高
速に得ることと、ここで得られた拡大・縮小パターンを
表示メモリへ高速で転送することの両方が必要である。In order to speed up the enlargement/reduction process, the original pattern data is thinned out and complemented to obtain enlarged/reduced pattern data at high speed, and the enlarged/reduced pattern obtained here is transferred to the display memory at high speed. It is necessary to do both.
このうち、後者についてはDMA (Direct M
emory Access) mlントローラによる表
示メモリへの直接転送等が考えられる。Of these, for the latter, DMA (Direct M
Direct transfer to the display memory using the ml controller can be considered.
一方、原パターンデータから、拡大・縮小パターンデー
タを得る手段に関しては、例えば特開昭60−2115
74号公報にプログラマブルな倍率で得る方法が記載さ
れている。上記公報に記載された方法は、原パターンを
予め一定のアルゴリズムで求めたマツピングパターンに
より1ビット単位でシフトするか否かを制御するもので
あるため、高速なりMA転送に対応できるものでない。On the other hand, regarding means for obtaining enlarged/reduced pattern data from original pattern data, for example, Japanese Patent Laid-Open No. 60-2115
No. 74 describes a method for obtaining a programmable magnification. The method described in the above-mentioned publication controls whether or not to shift the original pattern in 1-bit units based on a mapping pattern determined in advance using a certain algorithm, and therefore cannot support high-speed MA transfer.
上記従来技術では、プログラマブルにかつ比較的正確に
イメージ情報のパターンの拡大・縮小を行うことができ
るが、あくまで1ビット単位での間引きや補完の処理を
するものであるため、原データが並列データであっても
、−組直列データに変換し再び並列データにもどしてや
る必要があり、それだけ余分に処理時間が必要となる。With the above conventional technology, it is possible to programmably and relatively accurately enlarge or reduce the pattern of image information, but it only performs thinning and interpolation processing in 1-bit units, so the original data is parallel data. Even so, it is necessary to convert the -set into serial data and back to parallel data, which requires additional processing time.
このため、例えばl ttsに1ワード(16ビツト)
以上の高速なりMA転送に対して追従することが困難で
あるという問題があった。Therefore, for example, 1 word (16 bits) is stored in ltts.
There is a problem in that it is difficult to keep up with the higher speed MA transfer.
本発明は、イメージデータの拡大・縮小倍率はプログラ
マブルなままで、高速DMA転送にも対応できるイメー
ジ(fffl出力装誼を提供することを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to provide an image (fffl) output device that can accommodate high-speed DMA transfer while keeping the image data enlargement/reduction ratio programmable.
C問題点を解決するための手段〕
上記目的は、並列な原パターンデータとプログラマブム
カウンタのカウンタ値を変換テーブルに入力し、並列の
まま拡大・縮小パターンデータに変換し、かつ得られた
拡大・縮小パターンデータは、前記プログラマブムカウ
ンタのカウンタ値を入力とするビットマスクテーブルの
出力に従ってレジスタに任意のビット数単位で書き込み
、前記レジスタからデータバス幅単位で読み出すように
したことにより達成される。Means for Solving Problem C] The above purpose is to input the parallel original pattern data and the counter value of the programm counter into a conversion table, convert them to enlarged/reduced pattern data in parallel, and・Reduced pattern data is achieved by writing to a register in units of arbitrary bits according to the output of a bit mask table that inputs the counter value of the programmable counter, and reading from the register in units of data bus width. .
プログラマブルカウンタは、原イメージ情報のパターン
データを1ワード変換テーブルに入力すると1進むn進
カウンタで、このカウンタ値により変換テーブル出力の
中の有効ビット群を切換えると共に、どれが有効ビット
群かを指示するビットマスクパターンをビットマスクテ
ーブルより出力する。変換テーブルでは、前記原イメー
ジ情報のパターンデータとプログラマブルカウンタのカ
ウンタ値をアドレス入力として、拡大・縮小パターンを
前記有効ビット群に出力し、それら有効ビット群のデー
タのみを、前記ビットマスクパターンに基づいて書き込
み制御部がレジスタに順次書き込む。読み出し制御部は
、前記書き込み制御部の出力を基に1デ一タバス幅分の
拡大・縮小データが揃った事を検知し、切換え回路を制
御してデータバスに送り出すと同時にそれをバスマスク
に伝えるための信号を発する。これによって、原パター
ンデータは並列のままデータバス幅の拡大・縮小パター
ンデータに変換されるので、高速に拡大・縮小および転
送処理が可能となる。The programmable counter is an n-ary counter that advances by 1 when the pattern data of the original image information is input into the 1-word conversion table.This counter value switches the valid bit group in the conversion table output and also indicates which bit group is the valid bit group. Output the bitmask pattern from the bitmask table. The conversion table uses the pattern data of the original image information and the counter value of the programmable counter as address inputs, outputs an enlargement/reduction pattern to the effective bit group, and converts only the data of these effective bit groups based on the bit mask pattern. The write control unit sequentially writes to the registers. The read control section detects that the enlarged/reduced data for one data bus width is complete based on the output of the write control section, and controls the switching circuit to send it to the data bus and at the same time set it as a bus mask. Emit a signal to convey. As a result, the original pattern data is converted into data bus width expansion/reduction pattern data while remaining parallel, so that high-speed expansion/reduction and transfer processing becomes possible.
以下、本発明の実施例を図面を用いて説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第1図は本発明によるイメージ情報出力装置の第一の実
施例を示すブロック図であって、10は読み書き可能な
原イメージ情報のパターンデータ格納メモリ、20は原
イメージ情報のパターンデータ、30は読み書き可能メ
モリより成る変換テーブル、40は拡大縮小パターンデ
ータ、50はレジスタ、60.70はデータバス幅の拡
大縮小パターンデータ、80は切換え回路、90は図示
せざるM P U (Micro Procossin
g Unit )データバス、95は前記MPUのアド
レスバス、100はタイミング発生部、110はクロッ
ク信号、120は原イメージ情報のパターンデータの読
み出しアドレス、130はレジスタへの書込みタイミン
グを示す書込みタイミングパルス、140はnを予め設
定できるn進のプログラマブルカウンタ、150はカウ
ンタ出力、160は読み書き可能メモリより成るビット
マスクテーブル、170はビットマスクパターン、18
0は書込み制御部、190はビット書込み信号、200
は読み出し制御部、210は転送要求信号、220は切
換え制御信号、230はバスマスクが切換え回路80か
らデータを読む時発生する選択信号である。FIG. 1 is a block diagram showing a first embodiment of an image information output device according to the present invention, in which 10 is a readable/writable pattern data storage memory for original image information, 20 is pattern data for original image information, and 30 is a block diagram showing a first embodiment of an image information output device according to the present invention. A conversion table consisting of a readable/writable memory, 40 enlargement/reduction pattern data, 50 a register, 60.70 enlargement/reduction pattern data of data bus width, 80 a switching circuit, 90 an MPU (Micro Processin
g Unit) data bus, 95 is an address bus of the MPU, 100 is a timing generator, 110 is a clock signal, 120 is a read address for pattern data of original image information, 130 is a write timing pulse that indicates the write timing to the register, 140 is an n-ary programmable counter in which n can be set in advance; 150 is a counter output; 160 is a bit mask table consisting of a readable/writable memory; 170 is a bit mask pattern; 18
0 is a write control unit, 190 is a bit write signal, 200
210 is a transfer request signal, 220 is a switching control signal, and 230 is a selection signal generated when the bus mask reads data from the switching circuit 80.
次に図表を用いて、本実施例の動作を説明する。Next, the operation of this embodiment will be explained using charts.
なお、説明の便宜上パターンデータ20及びデータバス
90の並列ビット数は4ビツト、し°ジメタ50のビッ
ト幅は8ビツトとする。ここでは、原イメージ情報のパ
ターンデータを−に縮小する場合を例に説明する。まず
、原イメージ情報のパターンデータが3ワード(12ビ
ツト)揃えば8ビツトの縮小パターンを得られ、これは
レジスタ50のビット幅と一致するのでプログラマブル
カウンター40を3進にデータバス90を介して設定す
る。前進に設定するかは、一般に一拡大・縮小し、レジ
スタ50のビット幅が、原イメージパターン20のビッ
ト幅Wのに倍であるとき、 W
mとkが互いに素である時kmで表される。また、変換
テーブル30には、例えば特開昭60−211574号
公報の従来例の項に示されたようなアルゴリズムを用い
て、間引くべきビットを求め、全ての4ビツトの原イメ
ージ情報のパターンデーり20とカウンタ値150の組
合わせについて一に間引いたバクーンを予めMPUで演
算しておき、データバス90を介して対応するアドレス
に設定しておく。For convenience of explanation, it is assumed that the number of parallel bits of the pattern data 20 and the data bus 90 is 4 bits, and the bit width of the digital frame 50 is 8 bits. Here, an example will be explained in which the pattern data of the original image information is reduced to -. First, if the pattern data of the original image information is arranged in three words (12 bits), an 8-bit reduced pattern can be obtained, and since this matches the bit width of the register 50, the programmable counter 40 is converted into ternary data via the data bus 90. Set. Generally speaking, if the bit width of the register 50 is twice the bit width W of the original image pattern 20, W is expressed as km when m and k are relatively prime. Ru. The conversion table 30 also contains pattern data of all 4-bit original image information by determining the bits to be thinned out using an algorithm such as that shown in the conventional example section of Japanese Patent Application Laid-Open No. 60-211574. For the combination of 20 and the counter value 150, the MPU calculates in advance a Bakun that is thinned out to one, and sets it at the corresponding address via the data bus 90.
第2図は、変換テーブルにおいて行われる変換の様子を
示す説明図であって、同図におけるbxyの添字。はカ
ウンタ出力150の値、アはビット番号である。変換テ
ーブル30は、パターンデータ20の4ビツトとカウン
タ出力150の2ビツトをアドレス入力とし、8ビット
並列パターンデータを出力するが、その中の2または3
ビツトが意味を持つ。第1表に変換テーブル30の入カ
バターンデータ(pqrs)に対する出カバターンを示
す。第1表において空欄は無効ビットである。FIG. 2 is an explanatory diagram showing the state of conversion performed in the conversion table, and the subscripts of bxy in the figure. is the value of the counter output 150, and a is the bit number. The conversion table 30 uses 4 bits of the pattern data 20 and 2 bits of the counter output 150 as address inputs, and outputs 8-bit parallel pattern data.
Bits have meaning. Table 1 shows the output cover turn for the input cover turn data (pqrs) of the conversion table 30. In Table 1, blank columns are invalid bits.
なお、入カバターンデータ(pqrs)の最下位ビット
Sを第Oビット、最上位ビットpを第3ビツトとし、r
を第1ビツト、qを第2ビツトとする。Note that the least significant bit S of the input pattern data (pqrs) is the O-th bit, the most significant bit p is the third bit, and r
Let q be the first bit and q be the second bit.
第1表
第1表及び第2図から分かるようにカウンタ出力150
の値CNTがOの時は、入カバターンデータ20の第0
.第2.第3ビツトが8ビツトの縮小パターン40の下
位3ビツトとして出力され、他の5ビツトは意味を持た
ない。同じ< CNT=1の時は、入カバターンデータ
の第1.第2の2つのビットが縮小パターンデータ40
の第3.第4ビツトとして出力され、CNT=2の時に
は、入カバターンデータの第O1第1.第3ビットが前
記縮小パターンデー タ40の第5.第6.第7ビツト
として出力され、その他のビットは意味を持たない。レ
ジスタ50は、前記縮小パターンデータ40の中の有効
ビットのみを順次取込むためのD型プリップフロップで
ある。As can be seen from Table 1 and Figure 2, the counter output is 150
When the value CNT is O, the 0th of the input pattern data 20
.. Second. The third bit is output as the lower 3 bits of the 8-bit reduced pattern 40, and the other 5 bits have no meaning. When the same < CNT=1, the first . The second two bits are reduced pattern data 40
3rd. It is output as the 4th bit, and when CNT=2, the O1 1st . The third bit is the fifth bit of the reduced pattern data 40. 6th. It is output as the 7th bit, and the other bits have no meaning. The register 50 is a D-type flip-flop for sequentially taking in only the valid bits in the reduced pattern data 40.
次に第1図、第2図および第3図を用いて前記レジスタ
50への書込み動作について詳細に説明する。Next, the write operation to the register 50 will be explained in detail using FIGS. 1, 2, and 3.
第2表はこの実施例で−に縮小する場合におけるビット
マスクテーブル160へMPUが予め演算し設定するデ
ータを示す。この8ビツトマスクパターン170の中で
値が“1”に対応する拡大縮小パターンデータ40のビ
ットが有効、“0”のビットが無効であることを意味す
る。Table 2 shows the data that the MPU calculates and sets in advance in the bit mask table 160 when reducing to - in this embodiment. In this 8-bit mask pattern 170, the bits of the enlargement/reduction pattern data 40 corresponding to the value "1" are valid, and the bits "0" are invalid.
第2表
例えば、カウンタ値CNT=0の時は、拡大縮小パター
ンデータ40の8ビツト中の下位3ビツトのみが有効で
あることを示しており、第1表の説明で述べたCNT=
Oの時の出カバターンデータの下位3ビツトしか意味を
持たないことに対応している。ビットマスクテーブル1
60は上述した動作により、カウンタ出力150の(1
ICN Tを高速に上記ビットマスクパターン170に
変換する。書込み制御部180は、前記ビットマスクパ
ターンで書込みタイミングパルス130をゲートし、レ
ジスタ50へ8ビット並列のビット書込み信号190と
して人力する。Table 2 For example, when the counter value CNT = 0, it indicates that only the lower 3 bits of the 8 bits of the enlargement/reduction pattern data 40 are valid, and as stated in the explanation of Table 1, CNT =
This corresponds to the fact that only the lower three bits of the output pattern data when O is significant. Bitmask table 1
60 is the counter output 150 (1
ICN T is converted into the bit mask pattern 170 at high speed. The write control unit 180 gates the write timing pulse 130 using the bit mask pattern and outputs it to the register 50 as an 8-bit parallel bit write signal 190.
第3図は第1図における書込み制御部とレジスタの構成
図であって、181〜188はANDゲート、51〜5
8はD型フリップフロップ、他の構成要素は第1図の同
一番号を付したものと同じである。次に動作を説明する
。前記第2表に示したビットマスクパターン170は、
拡大縮小パターン40が出力されるのと同じ周期で順次
読み出され、ANDゲート181〜188によって書込
みタイミングパルス130をD型フリップフロップ51
〜58のクロック端子に伝達するか否かをビット単位で
制御する。これによって、レジスタ50には拡大縮小パ
ターンデータ40のうち有効ビットのデータのみが順次
取り込まれる。このようにして取り込まれた拡大縮小パ
ターンデータ40はデータバス幅である4ビット単位の
拡大縮小パターンデータ60と70として切換え回路8
0へ入力される。第1図において、読み出し制御部20
0は、カウンタ出力1501選択信号230と書込みタ
イミングパルス130を基に切換え制御信号220を生
成し、前記切換え回路80に与え制御する。それと同時
に転送要求信号210をMPUに対して出力する。FIG. 3 is a configuration diagram of the write control section and registers in FIG. 1, in which 181 to 188 are AND gates;
8 is a D-type flip-flop, and the other components are the same as those with the same numbers in FIG. Next, the operation will be explained. The bit mask pattern 170 shown in Table 2 is:
The enlargement/reduction pattern 40 is read out sequentially at the same cycle as it is output, and the write timing pulse 130 is applied to the D-type flip-flop 51 by the AND gates 181 to 188.
.about.58 clock terminals is controlled on a bit-by-bit basis. As a result, only valid bit data of the enlargement/reduction pattern data 40 is sequentially fetched into the register 50. The enlargement/reduction pattern data 40 taken in in this way is converted into enlargement/reduction pattern data 60 and 70 in units of 4 bits, which is the data bus width, to the switching circuit 8.
Input to 0. In FIG. 1, the readout control unit 20
0 generates a switching control signal 220 based on the counter output 1501 selection signal 230 and the write timing pulse 130, and supplies it to the switching circuit 80 for control. At the same time, a transfer request signal 210 is output to the MPU.
前記読み出し制御部200の動作をより詳細に述べる。The operation of the read control section 200 will be described in more detail.
カウンタ出力150の値がOの時書込みタイミングパル
ス130の立上がりエツジで拡大縮小パターンデータ4
0の下位3ビツトがレジスタ50に取込まれる。しかし
、これではデータバス幅4ビツトに満たないためのカウ
ンタ出力150の値が1となり、書込みタイミングパル
ス130が立ち上がると同時に第3.第4ビツトを取込
み、4ビット並列の縮小パターンデータ60が揃うので
転送要求信号210を出力する。この時切換え回路80
は下位4ビツトを選択するように切換え制御信号220
を保持する。D M AコントローラまたはMPUが前
記切換え回路80から前記4ビツトの縮小パターンデー
タを読み出す時発生する選択信号230は読み出し制御
1部200に入力され、前記選択信号230の後エツジ
で切換え制御信号220を反転し、レジスタ50の上位
4ビツトを出力できるよう切換える。読出し制御部20
0はカウンタ出力150の値が2の時の書込みタイミン
グパルス130の立上がりで再び転送要求信号210を
発生し、次の選択信号230の後エツジで切換え制御信
号220を元の状態にもどす。縮小の場合、一度に得ら
れる縮小パターンデータのビット数は原パターンデータ
のビット数以下であるので原パターンデータの2倍のビ
ット幅のレジスタ50を用意し、上位4ビツトと下位4
ビツトと交互に切換えてデータバース90へ出力すれば
データの欠落はない、また、転送要求信号210を出す
タイミングはMPUがビットマスクテーブル160へ設
定する際、カウンタ出力150の値がいくつの時、デー
タバス幅以上のデータが揃うか分かる。従って、予めそ
のカウンタ値(通常複数)をデータバス90を介して読
み出し制御部内部のレジスタに設定しておき、カウンタ
出力150の値と比較し、一致した時に限り転送要求信
号210を有効化することで、任意の縮小率に対応可能
とする。なお、切換え制御信号220は、カウンタ出力
150の値が0で初期状態であり、下位4ビツトを選択
するように切換え回路80を制御する。When the value of the counter output 150 is O, the scaling pattern data 4 is generated at the rising edge of the write timing pulse 130.
The lower three bits of 0 are taken into register 50. However, in this case, since the data bus width is less than 4 bits, the value of the counter output 150 becomes 1, and at the same time as the write timing pulse 130 rises, the third . The fourth bit is taken in, and since the 4-bit parallel reduced pattern data 60 is complete, a transfer request signal 210 is output. At this time, the switching circuit 80
is the switching control signal 220 to select the lower 4 bits.
hold. A selection signal 230 generated when the DMA controller or MPU reads the 4-bit reduced pattern data from the switching circuit 80 is input to the read control 1 section 200, and the switching control signal 220 is output at the trailing edge of the selection signal 230. It is inverted and switched so that the upper 4 bits of register 50 can be output. Read control section 20
0 generates the transfer request signal 210 again at the rising edge of the write timing pulse 130 when the value of the counter output 150 is 2, and returns the switching control signal 220 to its original state at the edge of the next selection signal 230. In the case of reduction, the number of bits of the reduced pattern data obtained at one time is less than the number of bits of the original pattern data, so a register 50 with twice the bit width of the original pattern data is prepared, and the upper 4 bits and lower 4 bits are
If the bits are alternately switched and output to the data verse 90, there will be no data loss.Also, the timing at which the transfer request signal 210 is issued is based on when the MPU sets the bit mask table 160 and when the value of the counter output 150 is. You can see if the data is larger than the data bus width. Therefore, the counter value (usually plural) is set in advance in a register inside the read control unit via the data bus 90, and compared with the value of the counter output 150, and only when they match, the transfer request signal 210 is enabled. This makes it possible to accommodate any reduction ratio. Note that the switching control signal 220 controls the switching circuit 80 so that the value of the counter output 150 is 0, which is the initial state, and selects the lower four bits.
本実施例によればプログラマブルに一倍の比較的正確な
縮小パターンを、データバス幅単位で得られ、非常に高
速に転送することができる。According to this embodiment, a relatively accurate reduced pattern of 1x can be programmably obtained in units of data bus width, and can be transferred at a very high speed.
第4図は本発明によるイメージ悄轢出力装置の第二の実
施例を示すブロック図であって、前記した実施例が縮小
に適していたのに対し、本実施例は縮小・拡大の両方に
対応できる。第4図の構成は、基本的には、第1図に示
した構成とほぼ同じであるが、レジスタ50の出力であ
る4ビツト拡大縮小パターンデータが前記第一の実施例
では60.70の2組であるのに対して、本実施例では
60,65.70.75の4組を持ち、切換え回路80
で4者択一でデータバス90へ出力する。FIG. 4 is a block diagram showing a second embodiment of the image output device according to the present invention.While the previous embodiment was suitable for reduction, this embodiment is suitable for both reduction and enlargement. I can handle it. The configuration of FIG. 4 is basically almost the same as the configuration shown in FIG. 1, but the 4-bit enlargement/reduction pattern data output from the register 50 is In contrast to the two sets, this embodiment has four sets of 60, 65, 70, and 75, and the switching circuit 80
output to the data bus 90 by selecting one of the four.
また、一時停止信号240が読み出し制御部200から
タイミング発生部90へ与えられる。Further, a temporary stop signal 240 is given from the read control section 200 to the timing generation section 90 .
変換テーブル30.拡大縮小パターンデータ40゜レジ
スタ50. ビットマスクテーブル160.ビットマス
クパターン170.ビット書込み信号190のビット幅
は第1の実施例の2倍の16ビツトである。なお、原イ
メージ情報のパターンデータ格納メモリー0.原パータ
ンデータ20およびデータバス90のビット幅は便宜上
第一の実施例と同じ4ビツトとする。Conversion table 30. Enlargement/reduction pattern data 40° register 50. Bitmask table 160. Bit mask pattern 170. The bit width of the bit write signal 190 is 16 bits, which is twice that of the first embodiment. Note that the pattern data storage memory 0 of the original image information. For convenience, the bit width of the original pattern data 20 and the data bus 90 is assumed to be 4 bits, which is the same as in the first embodiment.
また、第5図は本発明の第二の実施例による拡大の様子
を示す概念図である。Further, FIG. 5 is a conceptual diagram showing the state of enlargement according to the second embodiment of the present invention.
第4図、第5図を用いて本実施例を、−に拡大する場合
を例に以下動作の説明をする。基本的な動作に関しては
第一の実施例とほぼ同じである。The operation of this embodiment will be described below using FIGS. 4 and 5, taking as an example the case where the present embodiment is enlarged to -. The basic operation is almost the same as the first embodiment.
ここでは−倍に拡大するので、前出のアルゴリズムに従
って3ワード(12ビツト)の原パターンデータを20
ビツトに変換する。プログラマブルカウンタはkm=4
x3=12進に設定する。第5図に拡大の様子を示す。In this case, the original pattern data of 3 words (12 bits) is enlarged by -20 times according to the above algorithm.
Convert to bits. Programmable counter is km=4
Set x3=decimal. Figure 5 shows the enlarged state.
原パターンの中からbOO+ bOZ+ b03.
bIl+ bIZ+ bZ6+ bZ++bzi
の8ビツトを各々2ビツトに拡張し、拡大パターンを得
る。第3表に、MPUから設定する変換テーブル30の
データを示す。bOO+ bOZ+ b03. from the original pattern.
bIl+ bIZ+ bZ6+ bZ++bzi
Each of the 8 bits is expanded to 2 bits to obtain an expanded pattern. Table 3 shows the data of the conversion table 30 set by the MPU.
第3表において(p q r S)は4ケタの2進数で
表される原パターンデータ入力20であり、カウンタ値
CNTはカウンタ出力150の示す値であり、これらを
アドレス入力として、16ビツトの拡大縮小パターンデ
ータ40を出力する。拡大縮小パターンデータ出力のう
ち空欄は無効ビットである。一方、ビットマスクテーブ
ル160には、第3表におけるカウンタ値CNTをアド
レス入力とし、拡大縮小パターンデータの無効ビットに
対応する位置には1を設定する。In Table 3, (p q r S) is the original pattern data input 20 expressed as a 4-digit binary number, and the counter value CNT is the value indicated by the counter output 150. Using these as address inputs, the 16-bit The enlargement/reduction pattern data 40 is output. Blank fields in the enlarged/reduced pattern data output are invalid bits. On the other hand, in the bit mask table 160, the counter value CNT in Table 3 is used as an address input, and 1 is set in the position corresponding to the invalid bit of the enlargement/reduction pattern data.
このように設定した後タイミング発生部100を起動す
ると、第一の実施例と同様に原パターンデータ格納メモ
リ10から4ビツトの原パターンデータ20が読み出さ
れ、カウンタ出力 150の値0と共に変換テーブルに
入力される。変換テーブル30では、第3表に従って入
力4ビツトを7ビツトに拡張して、下位7ビツトに拡大
縮小パターンデータ40として出力する。拡大縮小パタ
ーンデータ40は、そのうち有効ビットのみをビットマ
スクテーブル160から得たビットマスクパターン17
0により選別され、レジスタ50に書き込まれる。切換
え回路80は切換え制御信号220によって下位から4
ビット単位でレジスタ50の出力60〜75を順次選択
し出力する。ここで読み出し制御部200は、4ビット
揃うたびに転送要求信号210を有効化するが、例えば
第3表において、カウンタ値CNTが1の時、ビットb
4〜b7とビットbl+”’b11の2ワードが一度に
揃う。この場合、タイミング発生部100に対して一時
停止信号240を発生し、読み出しアドレス120とク
ロック11Q、書込みタイミングパルス130の出力を
一時的に禁止する。さらに最初の4ビツトデータが転送
されたことを示す選択信号230を検知すると切換え回
路80を制御して次の4ビツトを選択し、もう−回転送
要求信号210を有効化する。そして、2回目の選択信
号230の受信と共に一度停止信号を解除し、次の拡大
縮小パターンをレジスタ50に取り込む。When the timing generator 100 is started after setting in this way, the 4-bit original pattern data 20 is read out from the original pattern data storage memory 10 as in the first embodiment, and the value 0 of the counter output 150 is read out from the conversion table. is input. The conversion table 30 expands the input 4 bits to 7 bits according to Table 3, and outputs the expanded/reduced pattern data 40 to the lower 7 bits. The enlargement/reduction pattern data 40 is a bit mask pattern 17 of which only valid bits are obtained from the bit mask table 160.
0 and written to register 50. The switching circuit 80 switches between the lower four
The outputs 60 to 75 of the register 50 are sequentially selected and output in bit units. Here, the read control unit 200 validates the transfer request signal 210 every time 4 bits are completed. For example, in Table 3, when the counter value CNT is 1, bit b
Two words, 4 to b7 and bits bl+"'b11, are aligned at once. In this case, a pause signal 240 is generated to the timing generator 100, and the output of the read address 120, clock 11Q, and write timing pulse 130 is temporarily stopped. Furthermore, when it detects the selection signal 230 indicating that the first 4 bits of data have been transferred, it controls the switching circuit 80 to select the next 4 bits and enables the transfer request signal 210 again. Then, upon reception of the second selection signal 230, the stop signal is once released and the next enlargement/reduction pattern is taken into the register 50.
このように1つのカウンタ値で2ワード転送しなければ
ならない場合があるが、この例ではカウンタ値CNTが
1. 2. 4. 5.7.8. 10. 11の時に
起きる。これは、事前にMPUが、ビットマスクテーブ
ル160を設定する時に演算で求めることができ、これ
らの値を読み出し制御部200の中のレジスタに記録し
ておく。読み出し制御部200ではカウンタ出力150
の値と前記レジスタの内容を順次比較し、一致した場合
上述した一時停止信号240と2つの転送要求信号の発
生等の処理を行う。In this way, there are cases where it is necessary to transfer two words with one counter value, but in this example, the counter value CNT is 1. 2. 4. 5.7.8. 10. I wake up at 11. This can be calculated in advance when the MPU sets the bit mask table 160, and these values are recorded in a register in the read control unit 200. The read control unit 200 has a counter output of 150
and the contents of the register, and if they match, processing such as generation of the above-mentioned pause signal 240 and two transfer request signals is performed.
以上は−に拡大する場合について述べたが、読み出し制
御部200に拡大か縮小かの情報をMPUから記録する
ことによって、縮小時には第一の実施例で述べたごとく
転送要求信号210を4ビツトデータが揃うまで欠落さ
せ、拡大時は上述したように複数回転送要求信号210
を発生させることができ、いづれの場合にも対応できる
ことが分かる。また、本実施例ではレジスタ50のビッ
ト幅は16ビツトとしたが、これも大きくすればそれだ
け大きな倍数の拡大にも対応できるのはいうまでもない
。The above description has been about the case of enlargement to -, but by recording information on enlargement or reduction in the readout control unit 200 from the MPU, the transfer request signal 210 can be converted into 4-bit data at the time of reduction, as described in the first embodiment. The transfer request signal 210 is deleted until the
can be generated, and it can be seen that it can be used in any case. Further, in this embodiment, the bit width of the register 50 is set to 16 bits, but it goes without saying that if this value is made larger, it will be possible to accommodate a larger multiple expansion.
本実施例によれば、比較的正確にかつプログラマブルに
一倍の拡大縮小を非常に高速に行うことができる。According to this embodiment, scaling by a factor of 1 can be performed relatively accurately and programmably at very high speed.
以上、2つの実施例において、簡単のため原パターンデ
ータ20のビット幅、データバス幅は4ビツトとして説
明したが、これを8ビツトあるいは16ビツトに拡張す
ればより高速な拡大縮小が実現できることは当業者の容
易に理解するところである。また、予め拡大縮小率が固
定されていれば、変換テーブル30. ビットマスクテ
ーブル160は読み出し専用メモリでも良く、カウンタ
140もプログラマブルである必要はない。また、上述
した実施例では便宜上、変換テーブル3oとビットマス
クテーブル160を別メモリとして説明したが、アドレ
スの一部が共通であり、データビット幅も同じであるこ
とからこれらを共通化して時分割で読み出すようにして
もよい。さらに上述した2つの実施例では切換え回路8
oの出力をデータバス90に乗せているが、例えば並直
列変換器に入力してその出力を直接表示装置の映像入力
端子に与えることも考えられる。その場合、原パターン
データ格納メモリ10が表示メモリに相当し、その内容
を変換することなく拡大縮小率を変換テーブル30.ビ
ットマスクテーブル16o。In the above two embodiments, the bit width and data bus width of the original pattern data 20 have been explained as 4 bits for simplicity, but it is possible to achieve faster scaling by expanding this to 8 bits or 16 bits. This is easily understood by those skilled in the art. Furthermore, if the scaling ratio is fixed in advance, the conversion table 30. Bitmask table 160 may be a read-only memory, and counter 140 need not be programmable either. In addition, in the above embodiment, for convenience, the conversion table 3o and the bit mask table 160 were explained as separate memories, but since a part of the address is common and the data bit width is also the same, they can be shared and time-shared. It may also be read out using . Furthermore, in the two embodiments described above, the switching circuit 8
Although the output of o is placed on the data bus 90, it is also conceivable to input it to a parallel-to-serial converter and directly give the output to the video input terminal of the display device, for example. In that case, the original pattern data storage memory 10 corresponds to the display memory, and the enlargement/reduction ratio can be changed to the conversion table 30. without converting its contents. Bit mask table 16o.
プログラマブルカウンタ140等への設定値を変更する
だけで動的に高速に行うことができるので、例えばズー
ムイン、ズームアウトといった従来困難であった機能も
新たに実現可能となる。This can be done dynamically and at high speed simply by changing the set values for the programmable counter 140, etc., so it becomes possible to newly implement functions that were previously difficult to perform, such as zooming in and zooming out.
以上説明したように、本発明によれば、比較的正確に予
め定められた範囲内でプログラマブルな倍率に拡大・縮
小処理を並列データのままで行えるので拡大・縮小・転
送を特殊な素子や高速クロックを用いることなく2倍か
ら10数倍に高速化でき、上記従来技術の欠点を解消し
て優れた機能のイメージ情報出力装置を提供することが
できる。As explained above, according to the present invention, since parallel data can be enlarged/reduced to a programmable magnification within a relatively accurate predetermined range, enlargement/reduction/transfer can be performed using special elements or high-speed processing. The speed can be increased from 2 times to more than 10 times without using a clock, and the drawbacks of the above-mentioned conventional techniques can be eliminated to provide an image information output device with excellent functions.
第1図は本発明の第一の実施例を示す構成図、第2図は
本発明の第一の実施例による縮小の様子を示す概念図、
第3図は第1図に示した実施例の書込み制御部の構成図
、第4図は本発明の第二の実施例の構成図、第5図は本
発明の第二の実施例による拡大の様子を示す概念図であ
る。
10・・・・・・原パターン格納メモリ、3o・・・・
・・変換テーブル、50・・・・・・レジスタ、8o・
・・・・・切換え回路、140・・・・・・プログラマ
ブルカウンタ、160・・・・・・ビットマスクテーブ
ル、180・・・・・・書込み制御部、200・・・・
・・読み出し制御部。
第1図
10−−−一厘パターン鐸峰内を七り
30−−−−を便チー7゛ル
50−−−−レジ”スフ
aO−−−一切模え回4
roo−−−−クイミンク゛′m邦
740−−〜−フ00り”ラマブルカウンダ/60−−
−−乙′・ソトマスクテー7ルtaO−−−−茎偽と制
御葬
200−−−−T+屯土し11御舒
第2図
第3図
a工し宙−町序へ
第4図
第5図
風文バク−°ノFIG. 1 is a configuration diagram showing a first embodiment of the present invention, FIG. 2 is a conceptual diagram showing a state of reduction according to the first embodiment of the present invention,
3 is a block diagram of the write control section of the embodiment shown in FIG. 1, FIG. 4 is a block diagram of the second embodiment of the present invention, and FIG. 5 is an enlarged view of the second embodiment of the present invention. FIG. 10...Original pattern storage memory, 3o...
...Conversion table, 50...Register, 8o.
...Switching circuit, 140...Programmable counter, 160...Bit mask table, 180...Write control unit, 200...
...Reading control unit. Fig. 1 10---Ichirin pattern 30---7 steps in the top 'm country 740--~-fu00ri" Ramable Counter/60--
--Otsu'・Sotomasukte 7 taO----Stem false and controlled funeral 200----T+Tunchishi 11 Goshu Figure 2 Figure 3 a Construction and space-To town precept Figure 4 Figure 5 Fubun Baku-°ノ
Claims (1)
は縮小したイメージ情報のパターンデータに変換して出
力装置に出力するイメージ情報出力装置において、並列
に入力した原イメージ情報のパターンデータを予め定め
たアルゴリズムで求めた拡大又は縮小パターンデータに
変換する変換手段と、前記変換手段の出力データのうち
のどのビットが有効であるかを検知する有効ビット検知
手段と、前記有効ビット検知手段の出力に応じて前記変
換手段の出力データのうちの有効ビットを取り込むデー
タ保持手段と、前記データ保持手段から予め定めたビッ
ト幅単位でデータの読出しを行う読出し制御手段とを備
え、イメージ情報のパターンデータを高速で拡大又は縮
小して出力する様に構成したことを特徴とするイメージ
情報出力装置。 2、特許請求の範囲第1項記載のイメージ情報出力装置
において、前記有効ビット検知手段は、予め定めた進数
で前記変換手段の出力データが何番目の原パターンデー
タであるかを計数する計数手段と、前記計数手段の出力
に応じて前記変換手段の出力データの有効ビット位置を
指示する有効ビット指示手段と、前記有効ビット指示手
段の出力をもとに1ビット単位で前記変換手段の出力デ
ータを前記データ保持手段へ書き込むか否かを制御する
書き込み制御手段と、から構成したことを特徴とするイ
メージ情報出力装置。 3、特許請求の範囲第1項記載のイメージ情報出力装置
において、前記変換手段および前記有効ビット指示手段
は、メモリで構成されていることを特徴とするイメージ
情報出力装置。 4、特許請求の範囲第1項記載のイメージ情報出力装置
において、前記読出し制御手段は、予め定めた値と前記
計数手段の出力が一致したことを検知する第1の検知手
段と、外部回路が前記データ保持手段の出力データの読
出しを行つたことを検知する第2の検知手段と、前記第
1と第2の検知手段の出力に応じて外部回路に対して制
御信号を出力する手段とを有することを特徴とするイメ
ージ情報出力装置。[Scope of Claims] 1. In an image information output device that converts pattern data of input original image information into pattern data of enlarged or reduced image information and outputs it to an output device, patterns of original image information input in parallel. a converting means for converting data into enlarged or reduced pattern data determined by a predetermined algorithm; a valid bit detecting means for detecting which bits of the output data of the converting means are valid; and the valid bit detecting means. data holding means for capturing valid bits of the output data of the converting means in accordance with the output of the converting means; readout control means for reading data from the data holding means in units of a predetermined bit width; An image information output device characterized in that the image information output device is configured to enlarge or reduce pattern data at high speed and output the pattern data. 2. In the image information output device according to claim 1, the effective bit detection means includes a counting means for counting the number of original pattern data in the output data of the conversion means in a predetermined base number. and valid bit indicating means for indicating the effective bit position of the output data of the converting means in accordance with the output of the counting means, and output data of the converting means in bit units based on the output of the valid bit indicating means. an image information output device comprising: write control means for controlling whether or not to write the data into the data holding means; 3. The image information output device according to claim 1, wherein the converting means and the valid bit indicating means are constituted by a memory. 4. In the image information output device according to claim 1, the readout control means includes a first detection means for detecting a coincidence between a predetermined value and the output of the counting means, and an external circuit. a second detection means for detecting that the output data of the data holding means has been read; and a means for outputting a control signal to an external circuit in accordance with the outputs of the first and second detection means. An image information output device comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61120250A JPS62278680A (en) | 1986-05-27 | 1986-05-27 | Image information output device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61120250A JPS62278680A (en) | 1986-05-27 | 1986-05-27 | Image information output device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62278680A true JPS62278680A (en) | 1987-12-03 |
Family
ID=14781549
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61120250A Pending JPS62278680A (en) | 1986-05-27 | 1986-05-27 | Image information output device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62278680A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01305662A (en) * | 1988-06-02 | 1989-12-08 | Nec Corp | Picture reducing processor |
-
1986
- 1986-05-27 JP JP61120250A patent/JPS62278680A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01305662A (en) * | 1988-06-02 | 1989-12-08 | Nec Corp | Picture reducing processor |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5136662A (en) | Image processor for sequential processing of successive regions of an image | |
JPS6247786A (en) | Exclusive memory for adjacent image processing | |
JPS62256088A (en) | Picture processor | |
JPH0310380A (en) | Image converting circuit | |
JPS62278680A (en) | Image information output device | |
JPH10177647A (en) | Picture processor | |
JP2781550B2 (en) | Parallel processing computer | |
JPH07327116A (en) | Image input output controller | |
JPS5990139A (en) | Converting circuit of plural data | |
JPS5947394B2 (en) | Variable length two-dimensional register | |
JP2989193B2 (en) | Image memory interleaved input / output circuit | |
JPS6097454A (en) | Data processor | |
JP3057217B2 (en) | Waveform display device | |
JPH0734225B2 (en) | Image processing device | |
JPH06208614A (en) | Image processor | |
JP2577797B2 (en) | Pixel density conversion circuit | |
JP3384213B2 (en) | Memory access device | |
JPH022040A (en) | Printing image processing apparatus | |
JPS63118965A (en) | Dma word transfer system | |
JPH06230084A (en) | Serial pattern generator | |
JPS5913766B2 (en) | Address control method | |
JPH0542010B2 (en) | ||
JPH04195355A (en) | Direct memory access device | |
JPH04321993A (en) | Storage control device | |
JPH09292972A (en) | Data converting method and its device |