JPH04321993A - Storage control device - Google Patents
Storage control deviceInfo
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- JPH04321993A JPH04321993A JP3091984A JP9198491A JPH04321993A JP H04321993 A JPH04321993 A JP H04321993A JP 3091984 A JP3091984 A JP 3091984A JP 9198491 A JP9198491 A JP 9198491A JP H04321993 A JPH04321993 A JP H04321993A
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、デ−タ処理装置の入力
バッファ部などに用いられるＦＩＦＯ回路をメモリを用
いて実現した記憶制御装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a storage control device that uses a memory to implement a FIFO circuit used in an input buffer section of a data processing device.
【０００２】0002
【従来の技術】従来、ＦＩＦＯ回路の実現方法としては
、シフトレジスタを用いる方法と、メモリを用いる方法
があった。シフトレジスタを用いる方法では、デ−タが
入力端から出力端に向かってシフトクロックによって物
理的に移動する。しかしこの方法では必ずデ−タが入力
端から出力端まで伝播しなければならないため、長いＦ
ＩＦＯ回路を実現するには適していないという問題点が
あった。2. Description of the Related Art Conventionally, FIFO circuits have been implemented using two methods: a method using a shift register and a method using a memory. In the method using a shift register, data is physically moved from an input end to an output end using a shift clock. However, with this method, data must necessarily propagate from the input end to the output end, so a long F
There was a problem in that it was not suitable for realizing an IFO circuit.
【０００３】一方、メモリを用いる方式では、デ−タを
移動させるのではなく、次にデ−タを書き込むべきアド
レスを管理するポインタと、次にデ−タを読み出すべき
アドレスを管理するポインタを設けることによってＦＩ
ＦＯ回路を論理的に実現していた。On the other hand, in the method using memory, instead of moving data, a pointer is used to manage the address to which data should be written next, and a pointer is used to manage the address to which data should be read next. FI by providing
The FO circuit was realized logically.
【０００４】本発明の記憶制御装置は後者のメモリを用
いるＦＩＦＯ回路の一種であるので、メモリを用いる方
法について従来例を説明する。従来例として「ＦＩＦＯ
回路」（特開昭６０−２６２２４２号公報）を引用する
。Since the storage control device of the present invention is a type of FIFO circuit using the latter type of memory, a conventional example of a method using the memory will be explained. As a conventional example, “FIFO
``Circuit'' (Japanese Unexamined Patent Publication No. 60-262242).
【０００５】図４に従来のＦＩＦＯ回路のブロック図を
示す。図４で、２０１はｎワ−ドから成る記憶回路、２
０２は書き込み要求信号、２０３は書き込み要求信号２
０２に応じてｎを法として１ずつ増加する第１のカウン
タ、２０４は第１のカウンタ２０３の出力する値、２０
５は記憶回路２０１に対する書き込み回路、２０６は書
き込み回路２０５の出力する書き込み信号、２０７は読
み出し要求信号、２０８は読み出し要求信号２０７に応
じてｎ法として１ずつ増加する第２のカウンタ、２０９
は第２のカウンタの出力する値、２１０は記憶回路２０
１に対する読み出し回路、２１１は読み出し回路２１０
の出力する読み出しアドレス、２１２は第１のカウンタ
２０３の出力する値２０４と第２のカウンタ２０８の出
力する値２０９を比較し一致したか否かを検出する一致
検出回路、２１３と２１４は一致回路２１２が出力する
状態信号、２１５は書き込みデ−タ、２１６は読み出し
デ−タである。以上のように構成された従来のＦＩＦＯ
回路の動作を説明する。FIG. 4 shows a block diagram of a conventional FIFO circuit. In FIG. 4, 201 is a memory circuit consisting of n words;
02 is a write request signal, 203 is a write request signal 2
02, the first counter increases by 1 modulo n, 204 is the value output from the first counter 203, 20
5 is a write circuit for the memory circuit 201; 206 is a write signal output from the write circuit 205; 207 is a read request signal; 208 is a second counter that increases by 1 in the n-method according to the read request signal 207; 209;
is the value output from the second counter, 210 is the memory circuit 20
1 is a readout circuit, 211 is a readout circuit 210
212 is a coincidence detection circuit that compares the value 204 output from the first counter 203 and the value 209 output from the second counter 208 to detect whether they match. 213 and 214 are coincidence circuits. 212 is a status signal output, 215 is write data, and 216 is read data. Conventional FIFO configured as above
Explain the operation of the circuit.
【０００６】図４において、各部は初期状態とする。図
示せざるデ−タ処理装置１から書き込み要求信号２０２
が発生すると、第１のカウンタ２０３の出力する値２０
４に応じて書き込み回路２０５は記憶回路２０１に対す
る書き込み信号２０６を生成し、記憶回路２０１の第０
ワ−ドに書き込みデ−タ２１５が書き込まれる。記憶回
路２０１の書き込み終了後、第１のカウンタ２０３の出
力する値２０４は０から１に増加する。次に，図示せざ
るデ−タ処理装置２から読み出し要求信号２０７が発生
すると、第２のカウンタ２０８の出力する値２０９に応
じて読み出し回路２１０は記憶回路２０１に対する読み
出し信号２１１を生成し、記憶回路２０１の第０ワ−ド
から読み出しデ−タ２１５を読み出す。記憶回路２０１
の読み出し終了後、第２のカウンタ２０８の出力する値
２０９は０から１に増加する。In FIG. 4, each part is assumed to be in its initial state. Write request signal 202 from data processing device 1 (not shown)
occurs, the value 20 output by the first counter 203
The write circuit 205 generates a write signal 206 for the memory circuit 201 in response to the 0th signal of the memory circuit 201.
Write data 215 is written to the word. After the writing of the memory circuit 201 is completed, the value 204 output from the first counter 203 increases from 0 to 1. Next, when a read request signal 207 is generated from the data processing device 2 (not shown), the read circuit 210 generates a read signal 211 for the storage circuit 201 according to the value 209 output from the second counter 208, and Read data 215 is read from the 0th word of circuit 201. Memory circuit 201
After reading is completed, the value 209 output from the second counter 208 increases from 0 to 1.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら以上に説
明したＦＩＦＯ回路では、該ＦＩＦＯ回路に書き込み要
求信号を発生させるＦＩＦＯアドレスは１アドレスに固
定されており、例えば、読み出し要求信号Ａに対応する
書き込みデ−タＡと読み出し要求信号Ｂに対応する書き
込みデ−タＢを区別するためには、ＦＩＦＯ回路を２式
用意し、それぞれに別々のＦＩＦＯアドレスを割当てな
ければならないという問題点があった。However, in the FIFO circuit described above, the FIFO address for generating a write request signal in the FIFO circuit is fixed to one address. In order to distinguish write data B corresponding to read request signal B from data A and write data B corresponding to read request signal B, there is a problem in that two sets of FIFO circuits must be prepared and separate FIFO addresses must be assigned to each set.
【０００８】本発明はかかる点を鑑み、■複数のアドレ
スに個別のデ−タを書き込む場合にも１個のＦＩＦＯ回
路となる記憶制御装置を提供することを目的とする．■
また、読み出し禁止信号を設けることにより、第２の記
憶回路がビジー状態のときに第１の記憶回路からの読み
出しを禁止できる記憶制御装置を提供することを目的と
する。SUMMARY OF THE INVENTION In view of the above, an object of the present invention is to provide a storage control device that functions as a single FIFO circuit even when writing individual data to a plurality of addresses. ■
Another object of the present invention is to provide a storage control device that can prohibit reading from a first storage circuit when the second storage circuit is in a busy state by providing a read prohibition signal.
【０００９】■さらに、第２の記憶回路の書き込みアド
レスと同時にデ−タのサイズ情報を格納することにより
、可変デ−タ長のＦＩＦＯ回路となる記憶制御装置を提
供することを目的とする。[0009]Furthermore, it is an object of the present invention to provide a storage control device that stores data size information at the same time as the write address of a second storage circuit, thereby forming a variable data length FIFO circuit.
【００１０】0010
【課題を解決するための手段】本発明は前記の問題点を
解決するために、■第１の記憶回路と、第２の記憶回路
と、第１の記憶回路の書き込みアドレスを制御する第１
のアドレスカウンタと、前記第１のアドレスカウンタの
値に応じて第１の記憶回路に対する書き込みアドレスを
生成する書き込み回路と、第１の記憶回路の読み出しア
ドレスを制御する第２のアドレスカウンタと、前記第２
のアドレスカウンタの値に応じて第１の記憶回路に対す
る読み出しアドレスを生成する読み出し回路と、第２の
記憶回路の書き込みアドレスと書き込みデ−タを第１の
記憶回路に順に交互に格納するためのセレクタと、前記
セレクタと前記第１のアドレスカウンタと前記書き込み
回路を制御する入力制御回路と、第２の記憶回路のアド
レスレジスタと、第２の記憶回路のデ−タレジスタと、
第１の記憶回路より順に交互に読み出した第２の記憶回
路の書き込みアドレスと書き込みデ−タとを第２の記憶
回路のアドレスレジスタとデ−タレジスタに順に交互に
格納するための出力制御回路を具備することを特徴とす
る記憶制御装置である。[Means for Solving the Problems] In order to solve the above-mentioned problems, the present invention provides (1) a first memory circuit, a second memory circuit, and a first memory circuit that controls the write address of the first memory circuit.
a write circuit that generates a write address for the first storage circuit according to the value of the first address counter; a second address counter that controls a read address of the first storage circuit; Second
a read circuit for generating a read address for the first memory circuit according to the value of an address counter of the second memory circuit; and a read circuit for sequentially and alternately storing the write address and write data of the second memory circuit in the first memory circuit. a selector, an input control circuit that controls the selector, the first address counter, and the write circuit, an address register of a second storage circuit, and a data register of the second storage circuit;
an output control circuit for sequentially and alternately storing write addresses and write data of a second memory circuit read out from the first memory circuit in order and alternately into an address register and a data register of the second memory circuit; This is a storage control device characterized by comprising:
【００１１】■ 上記■の記憶制御装置の第１の記憶
回路より順に交互に読み出した第２の記憶回路の書き込
みアドレスと該書き込みデ−タとを第２の記憶回路のア
ドレスレジスタと該デ−タレジスタに順に交互に格納す
るための出力制御回路に、読み出し禁止回路を具備する
ことを特徴とする記憶制御装置である。[0011] ■ The write address and the write data of the second memory circuit read out alternately from the first memory circuit of the storage control device described in (■) above are transferred to the address register of the second memory circuit and the data. This storage control device is characterized in that an output control circuit for sequentially and alternately storing data in a data register is provided with a read prohibition circuit.
【００１２】■ 上記■の記憶制御装置の第２の記憶
回路の書き込みアドレスと書き込みデ−タを第１の記憶
回路に順に交互に格納するためのセレクタにより、第２
の記憶回路の書き込みアドレスと共に書き込みデ−タの
デ−タサイズ情報を第１の記憶回路に格納することを特
徴とする記憶制御装置である。■ The selector for sequentially and alternately storing the write address and write data of the second memory circuit of the storage control device in the above (■) in the first memory circuit.
This storage control device is characterized in that data size information of write data is stored in a first storage circuit together with a write address of the storage circuit.
【００１３】[0013]
【作用】本発明は前記の構成により、■第２の記憶回路
の書き込みアドレスと第２の記憶回路の書き込みデ−タ
を順に交互に第１の記憶回路に格納し、次に該第２の記
憶回路の書き込みアドレスと第２の記憶回路の書き込み
デ−タを順に交互に第１の記憶回路より読み出して、第
２の記憶回路のアドレスレジスタとデ−タレジスタに格
納することにより、第２の記憶回路の任意のアドレスに
個別デ−タを書き込むことができる。[Operation] With the above-described structure, the present invention stores the write address of the second memory circuit and the write data of the second memory circuit in order and alternately in the first memory circuit; By sequentially and alternately reading the write address of the memory circuit and the write data of the second memory circuit from the first memory circuit and storing them in the address register and data register of the second memory circuit, Individual data can be written to any address in the memory circuit.
【００１４】■第２の記憶回路の書き込みアドレスと第
２の記憶回路の書き込みデ−タを順に交互に第１の記憶
回路に格納し、次に、読み出し禁止信号が出力されてい
ないとき第２の記憶回路の書き込みアドレスと第２の記
憶回路の書き込みデ−タを順に交互に第１の記憶回路よ
り読み出して、第２の記憶回路のアドレスレジスタとデ
−タレジスタに格納することにより、第２の記憶回路が
ビジー状態で無いときに、第２の記憶回路の任意のアド
レスに個別デ−タを書き込むことができる。■ The write address of the second memory circuit and the write data of the second memory circuit are sequentially and alternately stored in the first memory circuit, and then, when the read inhibit signal is not output, the write address of the second memory circuit is stored alternately in the first memory circuit. The write address of the memory circuit and the write data of the second memory circuit are sequentially and alternately read from the first memory circuit and stored in the address register and data register of the second memory circuit. When the second storage circuit is not busy, individual data can be written to any address in the second storage circuit.
【００１５】■第２の記憶回路の書き込みアドレス及び
書き込みデ−タサイズ情報と第２の記憶回路の書き込み
デ−タを順に交互に第１の記憶回路に格納し、次に該第
２の記憶回路の書き込みアドレス及び書き込みデ−タサ
イズ情報と第２の記憶回路の書き込みデ−タを順に交互
に第１の記憶回路より読み出して、第２の記憶回路のア
ドレスレジスタとデ−タレジスタに格納することにより
、第２の記憶回路の任意■ The write address and write data size information of the second memory circuit and the write data of the second memory circuit are sequentially and alternately stored in the first memory circuit, and then the second memory circuit By alternately reading out the write address and write data size information of and the write data of the second memory circuit from the first memory circuit and storing them in the address register and data register of the second memory circuit. , any of the second storage circuits
【００１６】のアドレスに任意のデ−タ長の個別デ−タ
を書き込むことができる。Individual data of any data length can be written to the address.
【実施例】図１乃至図３は本発明の記憶制御装置の実施
例を示すブロック図であり、図１は特許請求の範囲
請求項１に記載の記憶制御装置の一実施例を、図２は特
許請求の範囲 請求項２に記載の記憶制御装置の一実
施例を、図３は特許請求の範囲請求項３に記載の記憶制
御装置の一実施例を示す。図１乃至図３において、１０
１は第１の記憶回路、１０２は第２の記憶回路、１０３
は第２の記憶回路の書き込みアドレス、１０５は第２の
記憶回路の書き込みデ−タ、１０６は第２の記憶回路の
書き込みアドレス１０３と書き込みデ−タ１０５を第１
の記憶回路１０１に順に交互に格納するためのセレクタ
、１０７はセレクタ１０６の出力する値、１０８は第１
の記憶回路１０１の出力する値、１０９は第２の記憶回
路のアドレスレジスタ、１１０はアドレスレジスタ１０
９の出力する値、１１１は第２の記憶回路のデ−タレジ
スタ、１１２はデ−タレジスタ１１１の出力する値、１
１３は第２の記憶回路への書き込み要求信号、１１４は
書き込み要求信号１１３に応じて第１の記憶回路１０１
の書き込みを制御する入力制御回路、１１５は入力制御
回路１１４の出力する制御信号、１１６は制御信号１１
５に応じて第１の記憶回路の書き込みアドレスを制御す
る第１のアドレスカウンタ、１１７は第１のアドレスカ
ウンタ１１６の出力する第１の記憶回路１０１に対する
書き込みアドレス値、１１８は第１のアドレスカウンタ
１１６の値に応じて第１の記憶回路１０１に対する書き
込みアドレスを生成する書き込み回路、１１９は書き込
み回路１１８の出力する第１の記憶回路１０１に対する
書き込み信号、１２１は第１の記憶回路より順に交互に
読み出した第２の記憶回路の書き込みアドレスと該書き
込みデ−タとを第２の記憶回路のアドレスレジスタと該
デ−タレジスタに順に交互に格納するための出力制御回
路、１２２は出力制御回路１２１の出力する制御信号、
１２３は制御信号１２２に応じて第１の記憶回路の読み
出しアドレスを制御する第２のアドレスカウンタ、１２
４は第２のアドレスカウンタ１２３の出力する第２の記
憶回路１０１に対する読み出しアドレス値、１２５は第
２のアドレスカウンタ１２４の値に応じて第１の記憶回
路１０１に対する読み出しアドレスを生成する読み出し
回路、１２６は読み出し回路１２５の出力する第１の記
憶回路１０１に対する制御信号、１２７は第２の記憶回
路の制御回路、１２８は制御回路１２７の出力する制御
信号である。１０１は図２の２０１に、同じく１０７は
２１５に、１０８は２１６に、１１５は２０２に、１１
６は２０３に、１１７は２０４に、１１８は２０５に、
１１９は２０６に、１２２は２０７に、１２３は２０８
に、１２４は２０９に、１２５は２１０に、１２６は２
１１に対応する。[Embodiment] FIGS. 1 to 3 are block diagrams showing an embodiment of the storage control device of the present invention, and FIG.
FIG. 2 shows an embodiment of the storage control device according to claim 1, and FIG. 3 shows an embodiment of the storage control device according to claim 2, and FIG. 3 shows an embodiment of the storage control device according to claim 3. An example of a storage control device is shown. In FIGS. 1 to 3, 10
1 is a first memory circuit, 102 is a second memory circuit, 103
105 is the write address of the second memory circuit, 106 is the write address 103 and write data 105 of the second memory circuit, and 106 is the write address 103 and write data 105 of the second memory circuit.
107 is the value output from the selector 106, and 108 is the first value.
109 is the address register of the second storage circuit, and 110 is the address register 10.
9 is the output value, 111 is the data register of the second storage circuit, 112 is the value output from the data register 111, 1
13 is a write request signal to the second memory circuit, and 114 is a write request signal to the first memory circuit 101 in response to the write request signal 113.
115 is a control signal output from the input control circuit 114, 116 is a control signal 11
117 is a write address value outputted from the first address counter 116 to the first memory circuit 101, and 118 is a first address counter. A write circuit generates a write address for the first memory circuit 101 according to the value of 116, 119 is a write signal outputted from the write circuit 118 to the first memory circuit 101, and 121 is a write circuit that generates a write address for the first memory circuit 101 in accordance with the value of 122 is an output control circuit for alternately storing the read write address of the second memory circuit and the write data in the address register and the data register of the second memory circuit; control signal to output,
123 is a second address counter that controls the read address of the first storage circuit according to the control signal 122;
4 is a read address value for the second memory circuit 101 output by the second address counter 123; 125 is a read circuit that generates a read address for the first memory circuit 101 according to the value of the second address counter 124; 126 is a control signal output from the readout circuit 125 for the first storage circuit 101, 127 is a control circuit for the second storage circuit, and 128 is a control signal output from the control circuit 127. 101 is 201 in FIG. 2, 107 is 215, 108 is 216, 115 is 202, 11
6 to 203, 117 to 204, 118 to 205,
119 goes to 206, 122 goes to 207, 123 goes to 208
, 124 goes to 209, 125 goes to 210, 126 goes to 2
Corresponds to 11.
【００１７】図１において、各部は初期状態とすると、
デ−タ処理装置から第２の記憶回路へデ−タを書き込む
場合、第２の記憶回路への書き込み要求信号１１３が発
生すると、入力制御回路１１４の出力する制御信号１１
５はオンとなり、セレクタ１０６は第２の記憶回路の書
き込みアドレス１０３を選択し、セレクタの出力値１０
７に出力するとともに、第１のアドレスカウンタ１１６
の出力する第１の記憶回路に対する書き込みアドレス値
１１７に応じて書き込み回路１１８は書き込み信号１１
９を生成し、第１の記憶回路１０１の第０ワ−ドに第２
の記憶回路の書き込みアドレス１０３が書き込まれる。
第一回目の第１の記憶回路１０１の書き込み終了後、入
力制御回路１１４の出力する制御信号１１５はオフとな
り、セレクタ１０６は第２の記憶回路の書き込みデ−タ
１０５を選択し、セレクタの出力値１０７に出力すると
ともに、第１のアドレスカウンタ１１６の出力する第１
の記憶回路に対する書き込みアドレス値１１７は０から
１に増加し、該書き込みアドレス値１１７に応じて書き
込み回路１１８は書き込み信号１１９を生成し、第１の
記憶回路１０１の第１ワ−ドに第２の記憶回路の書き込
みデ−タ１０５が書き込まれる。第二回目の第１の記憶
回路１０１の書き込み終了後、第１のアドレスカウンタ
１１６の出力する第１の記憶回路に対する書き込みアド
レス値１１７は１から２に増加する。次に出力制御回路
１２１の出力する制御信号１２２によって、第２のアド
レスカウンタ１２３の出力する第１の記憶回路に対する
読み出しアドレス値１２４に応じて読み出し回路１２５
は読み出し信号１２６を生成し、第１の記憶回路１０１
の第０ワ−ドから読み出した第２の記憶回路の書き込み
アドレス１０８ａを、第２の記憶回路のアドレスレジス
タ１０９に書き込む。第一回目の第１の記憶回路１０１
の読み出し終了後、第２のアドレスカウンタ１２３の出
力する第１の記憶回路に対する読み出しアドレス値１２
４は０から１に増加し、該読みだしアドレス値１２４に
応じて読み出し回路１２５は読みだし信号１２６を生成
し、第１の記憶回路１０１の第１ワ−ドから読み出した
第２の記憶回路の書き込みデ−タ１０８ｂを、第二の記
憶回路のデ−タレジスタ１１１に書き込む。二回目の第
１の記憶回路１０１の読み出し終了後、第２のアドレス
カウンタ１２３の出力する第１の記憶回路に対する読み
出しアドレス値１２４は１から２に増加する。第２の記
憶回路のアドレスレジスタ１０９と第２の記憶回路のデ
−タレジスタ１１１への書き込み終了後、第２の記憶回
路の制御回路１２７の出力する制御信号１２８によって
、第２の記憶回路の書き込みアドレス１０３に第２の記
憶回路の書き込みデ−タ１０５を書き込むことができる
。In FIG. 1, assuming that each part is in its initial state,
When writing data from the data processing device to the second storage circuit, when the write request signal 113 to the second storage circuit is generated, the control signal 11 output from the input control circuit 114 is
5 is turned on, the selector 106 selects the write address 103 of the second memory circuit, and the selector output value 10
7 and the first address counter 116.
The write circuit 118 outputs the write signal 11 according to the write address value 117 for the first storage circuit outputted by
9 and stores the second word in the 0th word of the first memory circuit 101.
The write address 103 of the memory circuit is written. After the first write to the first memory circuit 101 is completed, the control signal 115 output from the input control circuit 114 is turned off, the selector 106 selects the write data 105 of the second memory circuit, and the selector outputs At the same time, the first address counter 116 outputs the first value 107.
The write address value 117 for the memory circuit increases from 0 to 1, and the write circuit 118 generates a write signal 119 according to the write address value 117, and writes the second word to the first word of the first memory circuit 101. The write data 105 of the memory circuit is written. After the second write to the first memory circuit 101 is completed, the write address value 117 for the first memory circuit output from the first address counter 116 increases from 1 to 2. Next, the control signal 122 output from the output control circuit 121 causes the read circuit 125 to respond to the read address value 124 for the first storage circuit output from the second address counter 123.
generates the read signal 126 and the first storage circuit 101
The write address 108a of the second memory circuit read from the 0th word is written into the address register 109 of the second memory circuit. First memory circuit 101 for the first time
After completion of reading, the second address counter 123 outputs the read address value 12 for the first storage circuit.
4 increases from 0 to 1, and the readout circuit 125 generates a readout signal 126 according to the readout address value 124, and the second memory circuit reads out the first word of the first memory circuit 101. The write data 108b is written to the data register 111 of the second storage circuit. After the second reading of the first memory circuit 101 is completed, the read address value 124 for the first memory circuit output from the second address counter 123 increases from 1 to 2. After the writing to the address register 109 of the second storage circuit and the data register 111 of the second storage circuit is completed, the writing of the second storage circuit is performed by the control signal 128 output from the control circuit 127 of the second storage circuit. Write data 105 of the second memory circuit can be written to address 103.
【００１８】図２において、１２０は出力制御回路１２
１の動作を禁止する読み出し禁止信号である。各部は初
期状態とすると、デ−タ処理装置から第２の記憶回路へ
デ−タを書き込む場合、第２の記憶回路への書き込み要
求信号１１３が発生すると、入力制御回路１１４の出力
する制御信号１１５はオンとなり、セレクタ１０６は第
２の記憶回路の書き込みアドレス１０３を選択し、セレ
クタの出力値１０７に出力するとともに、第１のアドレ
スカウンタ１１６の出力する第１の記憶回路に対する書
き込みアドレス値１１７に応じて書き込み回路１１８は
書き込み信号１１９を生成し、第１の記憶回路１０１の
第０ワ−ドに第２の記憶回路の書き込みアドレス１０３
が書き込まれる。第一回目の第１の記憶回路１０１の書
き込み終了後、入力制御回路１１４の出力する制御信号
１１５はオフとなり、セレクタ１０６は第２の記憶回路
の書き込みデ−タ１０５を選択し、セレクタの出力値１
０７に出力するとともに、第１のアドレスカウンタ１１
６の出力する第１の記憶回路に対する書き込みアドレス
値１１７は０から１に増加し、該書き込みアドレス値１
１７に応じて書き込み回路１１８は書き込み信号１１９
を生成し、第１の記憶回路１０１の第１ワ−ドに第２の
記憶回路の書き込みデ−タ１０５が書き込まれる。第二
回目の第１の記憶回路１０１の書き込み終了後、第１の
アドレスカウンタ１１６の出力する第１の記憶回路に対
する書き込みアドレス値１１７は１から２に増加する。
ここで出力制御回路１２１の動作を禁止する読み出し禁
止信号１２０がオンの間はウエイト状態である。該読み
出し禁止信号１２０がオフになると、出力制御回路１２
１の出力する制御信号１２２によって、第２のアドレス
カウンタ１２３の出力する第１の記憶回路に対する読み
出しアドレス値１２４に応じて読み出し回路１２５は読
み出し信号１２６を生成し、第１の記憶回路１０１の第
０ワ−ドから読み出した第２の記憶回路の書き込みアド
レス１０８ａを、第２の記憶回路のアドレスレジスタ１
０９に書き込む。第一回目の第１の記憶回路１０１の読
み出し終了後、第２のアドレスカウンタ１２３の出力す
る第１の記憶回路に対する読み出しアドレス値１２４は
０から１に増加し、該読み出しアドレス値１２４に応じ
て読み出し回路１２５は読み出し信号１２６を生成し、
第１の記憶回路１０１の第１ワ−ドから読み出した第２
の記憶回路の書き込みデ−タ１０８ｂを、第２の記憶回
路のデ−タレジスタ１１１に書き込む。第二回目の第１
の記憶回路１０１の読み出し終了後、第２のアドレスカ
ウンタ１２３の出力する第１の記憶回路に対する読み出
しアドレス値１２４は１から２に増加する。第２の記憶
回路のアドレスレジスタ１０９と第２の記憶回路のデ−
タレジスタ１１１への書き込み終了後、第２の記憶回路
の制御回路１２７の出力する制御信号１２８によって、
第２の記憶回路の書き込みアドレス１０３に第２の記憶
回路の書き込みデ−タ１０５を書き込むことができる。In FIG. 2, 120 is the output control circuit 12.
This is a read prohibition signal that prohibits the operation of 1. Assuming that each part is in the initial state, when writing data from the data processing device to the second storage circuit, when the write request signal 113 to the second storage circuit is generated, the control signal output from the input control circuit 114 is 115 is turned on, the selector 106 selects the write address 103 of the second memory circuit, and outputs it to the output value 107 of the selector, as well as the write address value 117 for the first memory circuit output by the first address counter 116. In response to this, the write circuit 118 generates a write signal 119 and sets the write address 103 of the second memory circuit to the 0th word of the first memory circuit 101.
is written. After the first write to the first memory circuit 101 is completed, the control signal 115 output from the input control circuit 114 is turned off, the selector 106 selects the write data 105 of the second memory circuit, and the selector outputs value 1
07 and the first address counter 11.
The write address value 117 outputted by No. 6 increases from 0 to 1, and the write address value 117 outputs from
17, the write circuit 118 outputs the write signal 119.
The write data 105 of the second memory circuit is written into the first word of the first memory circuit 101. After the second write to the first memory circuit 101 is completed, the write address value 117 for the first memory circuit output from the first address counter 116 increases from 1 to 2. Here, while the read inhibit signal 120 that inhibits the operation of the output control circuit 121 is on, it is in a wait state. When the read inhibit signal 120 is turned off, the output control circuit 12
1, the readout circuit 125 generates a readout signal 126 in accordance with the readout address value 124 for the first storage circuit outputted from the second address counter 123, and The write address 108a of the second memory circuit read from the 0 word is stored in the address register 1 of the second memory circuit.
Write to 09. After the first reading of the first memory circuit 101 is completed, the read address value 124 for the first memory circuit output from the second address counter 123 increases from 0 to 1, and according to the read address value 124 Readout circuit 125 generates readout signal 126;
The second word read from the first word of the first memory circuit 101
The write data 108b of the second memory circuit is written to the data register 111 of the second memory circuit. 1st of the 2nd time
After the reading of the memory circuit 101 is completed, the read address value 124 for the first memory circuit output from the second address counter 123 increases from 1 to 2. Address register 109 of the second memory circuit and data of the second memory circuit
After the writing to the data register 111 is completed, the control signal 128 output from the control circuit 127 of the second storage circuit causes
The write data 105 of the second memory circuit can be written to the write address 103 of the second memory circuit.
【００１９】図３において、１０４は第２の記憶回路の
書き込みデ−タサイズである。各部は初期状態とすると
、デ−タ処理装置から第２の記憶回路へデ−タを書き込
む場合、第２の記憶回路への書き込み要求信号１１３が
発生すると、入力制御回路１１４の出力する制御信号１
１５はオンとなり、セレクタ１０６は第２の記憶回路の
書き込みアドレス１０３及び第２の記憶回路の書き込み
デ−タサイズ１０４を選択し、セレクタの出力値１０７
に出力するとともに、第１のアドレスカウンタ１１６の
出力する第１の記憶回路に対する書き込みアドレス値１
１７に応じて書き込み回路１１８は書き込み信号１１９
を生成し、第１の記憶回路１０１の第０ワ−ドに第２の
記憶回路の書き込みアドレス１０３及び第２の記憶回路
の書き込みデ−タサイズ１０４が書き込まれる。第一回
目の第１の記憶回路１０１の書き込み終了後、入力制御
回路１１４の出力する制御信号１１５はオフとなり、セ
レクタ１０６は第２の記憶回路の書き込みデ−タ１０５
ｂを選択し、セレクタの出力値１０７に出力するととも
に、第１のアドレスカウンタ１１６の出力する第１の記
憶回路に対する書き込みアドレス値１１７は０から１に
増加し、該書き込みアドレス値１１７に応じて書き込み
回路１１８は書き込み信号１１９を生成し、第１の記憶
回路１０１の第１ワ−ドに第２の記憶回路の書き込みデ
−タ１０５ｂが書き込まれる。このとき、第２の記憶回
路の書き込みデ−タサイズ１０４が第１の記憶回路のワ
−ド長よりも長い場合、例えば、第１の記憶回路のワ−
ド長が４バイトで第２の記憶回路のワ−ド長が１６バイ
トの場合、第２の記憶回路の書き込みデ−タの１６バイ
トは第１の記憶回路の第１ワ−ドから第４ワ−ドに格納
する様に入力制御回路１１４が動作する。従って第二回
目の第１の記憶回路１０１の書き込み終了後、第１のア
ドレスカウンタ１１６の出力する第１の記憶回路に対す
る書き込みアドレス値１１７は１から２に増加し、該書
き込みアドレス値１１７に応じて書き込み回路１１８は
書き込み信号１１９を生成し、第１の記憶回路１０１の
第２ワ−ドに第２の記憶回路の書き込みデ−タ１０５ｃ
が書き込まれる。第三回目の第１の記憶回路１０１の書
き込み終了後、第１のアドレスカウンタ１１６の出力す
る第１の記憶回路に対する書き込みアドレス値１１７は
２から３に増加し、該書き込みアドレス値１１７に応じ
て書き込み回路１１８は書き込み信号１１９を生成し、
第１の記憶回路１０１の第３ワ−ドに第２の記憶回路の
書き込みデ−タ１０５ｄが書き込まれる。第四回目の第
１の記憶回路１０１の書き込み終了後、第１のアドレス
カウンタ１１６の出力する第１の記憶回路に対する書き
込みアドレス値１１７は３から４に増加し、該書き込み
アドレス値１１７に応じて書き込み回路１１８は書き込
み信号１１９を生成し、第１の記憶回路１０１の第４ワ
−ドに第２の記憶回路の書き込みデ−タ１０５ｅが書き
込まれる。第五回目の第１の記憶回路１０１の書き込み
終了後、第１のアドレスカウンタ１１６の出力する第１
の記憶回路に対する書き込みアドレス値１１７は４から
５に増加する。In FIG. 3, 104 is the write data size of the second memory circuit. Assuming that each part is in the initial state, when writing data from the data processing device to the second storage circuit, when the write request signal 113 to the second storage circuit is generated, the control signal output from the input control circuit 114 is 1
15 is turned on, the selector 106 selects the write address 103 of the second memory circuit and the write data size 104 of the second memory circuit, and selects the output value 107 of the selector.
At the same time, the write address value 1 for the first storage circuit outputted by the first address counter 116 is
17, the write circuit 118 outputs the write signal 119.
The write address 103 of the second memory circuit and the write data size 104 of the second memory circuit are written to the 0th word of the first memory circuit 101. After the first write to the first memory circuit 101 is completed, the control signal 115 output from the input control circuit 114 is turned off, and the selector 106 selects the write data 105 from the second memory circuit.
b is selected and output to the output value 107 of the selector, and the write address value 117 for the first storage circuit outputted by the first address counter 116 increases from 0 to 1, and according to the write address value 117. The write circuit 118 generates a write signal 119, and the write data 105b of the second memory circuit is written into the first word of the first memory circuit 101. At this time, if the write data size 104 of the second memory circuit is longer than the word length of the first memory circuit, for example, the word length of the first memory circuit is
When the word length of the second memory circuit is 4 bytes and the word length of the second memory circuit is 16 bytes, the 16 bytes of write data in the second memory circuit are written in the first to fourth words of the first memory circuit. The input control circuit 114 operates to store the data in a word. Therefore, after the second write to the first memory circuit 101 is completed, the write address value 117 for the first memory circuit output from the first address counter 116 increases from 1 to 2, and according to the write address value 117 The write circuit 118 generates a write signal 119 and writes the write data 105c of the second memory circuit into the second word of the first memory circuit 101.
is written. After the third write to the first memory circuit 101 is completed, the write address value 117 for the first memory circuit output from the first address counter 116 increases from 2 to 3, and according to the write address value 117. The write circuit 118 generates a write signal 119;
The write data 105d of the second memory circuit is written into the third word of the first memory circuit 101. After the fourth write to the first memory circuit 101 is completed, the write address value 117 for the first memory circuit output from the first address counter 116 increases from 3 to 4, and according to the write address value 117 The write circuit 118 generates a write signal 119, and the write data 105e of the second memory circuit is written into the fourth word of the first memory circuit 101. After the fifth write to the first memory circuit 101 is completed, the first address counter 116 outputs the first
The write address value 117 for the storage circuit increases from 4 to 5.
【００２０】次に出力制御回路１２１の出力する制御信
号１２２によって、第２のアドレスカウンタ１２３の出
力する第１の記憶回路に対する読み出しアドレス値１２
４に応じて読み出し回路１２５は読み出し信号１２６を
生成し、第１の記憶回路１０１の第０ワ−ドから読み出
した第２の記憶回路の書き込みアドレス及び第２の記憶
回路の書き込みデ−タサイズ１０８ａを、第２の記憶回
路のアドレスレジスタ１０９に書き込むと同時に、出力
制御回路１２１に対して出力する。第一回目の第１の記
憶回路１０１の読み出し終了後、第２のアドレスカウン
タ１２３の出力する第１の記憶回路に対する読み出しア
ドレス値１２４は０から１に増加し、該読み出しアドレ
ス値１２４に応じて読み出し回路１２５は読み出し信号
１２６を生成し、第１の記憶回路１０１の第１ワ−ドか
ら読み出した第２の記憶回路の書き込みデ−タ１０８ｂ
を、第２の記憶回路のデ−タレジスタ１１１ｂに書き込
む。ここで第２の記憶回路のデ−タレジスタ１１１は第
２の記憶回路と同様に１６バイトあり４バイトずつに区
切った１１１ｂ〜ｅがあるとする。第二回目の第１の記
憶回路１０１の読み出し終了後、第２のアドレスカウン
タ１２３の出力する第１の記憶回路に対する読み出しア
ドレス値１２４は１から２に増加し、該読み出しアドレ
ス値１２４に応じて読み出し回路１２５は読み出し信号
１２６を生成し、第１の記憶回路１０１の第１ワ−ドか
ら読み出した第２の記憶回路の書き込みデ−タ１０８ｃ
を、第２の記憶回路のデ−タレジスタ１１１ｃに書き込
む。第三回目の第１の記憶回路１０１の読み出し終了後
、第２のアドレスカウンタ１２３の出力する第１の記憶
回路に対する読み出しアドレス値１２４は２から３に増
加し、該読み出しアドレス値１２４に応じて読み出し回
路１２５は読み出し信号１２６を生成し、第１の記憶回
路１０１の第１ワ−ドから読み出した第２の記憶回路の
書き込みデ−タ１０８ｄを、第２の記憶回路のデ−タレ
ジスタ１１１ｄに書き込む。第四回目の第１の記憶回路
１０１の読み出し終了後、第２のアドレスカウンタ１２
３の出力する第１の記憶回路に対する読み出しアドレス
値１２４は３から４に増加し、該読み出しアドレス値１
２４に応じて読み出し回路１２５は読み出し信号１２６
を生成し、第１の記憶回路１０１の第１ワ−ドから読み
出した第２の記憶回路の書き込みデ−タ１０８ｅを、第
２の記憶回路のデ−タレジスタ１１１ｅに書き込む。
第五回目の第１の記憶回路１０１の読み出し終了後、第
２のアドレスカウンタ１２３の出力する第１の記憶回路
に対する読み出しアドレス値１２４は４から５に増加す
る。第２の記憶回路のアドレスレジスタ１０９と第２の
記憶回路のデ−タレジスタ１１１への書き込み終了後、
第２の記憶回路の制御回路１２７の出力する制御信号１
２８によって、第２の記憶回路の書き込みアドレス１０
３に第２の記憶回路の書き込みデ−タ１０５ｂ〜ｅを書
き込むことができる。Next, according to the control signal 122 output from the output control circuit 121, the read address value 12 for the first storage circuit output from the second address counter 123 is changed.
4, the readout circuit 125 generates a readout signal 126, and outputs the write address of the second memory circuit read from the 0th word of the first memory circuit 101 and the write data size 108a of the second memory circuit. is written to the address register 109 of the second storage circuit and simultaneously output to the output control circuit 121. After the first reading of the first memory circuit 101 is completed, the read address value 124 for the first memory circuit output from the second address counter 123 increases from 0 to 1, and according to the read address value 124 The readout circuit 125 generates a readout signal 126 and writes the write data 108b of the second storage circuit read from the first word of the first storage circuit 101.
is written into the data register 111b of the second storage circuit. Here, it is assumed that the data register 111 of the second memory circuit has 16 bytes, and there are 111b to 111e divided into 4 bytes each, similar to the second memory circuit. After the second reading of the first memory circuit 101 is completed, the read address value 124 for the first memory circuit output from the second address counter 123 increases from 1 to 2, and according to the read address value 124. The read circuit 125 generates a read signal 126 and writes data 108c of the second memory circuit read from the first word of the first memory circuit 101.
is written into the data register 111c of the second storage circuit. After the third reading of the first memory circuit 101 is completed, the read address value 124 for the first memory circuit output from the second address counter 123 increases from 2 to 3, and according to the read address value 124. The read circuit 125 generates a read signal 126, and writes the write data 108d of the second memory circuit read from the first word of the first memory circuit 101 to the data register 111d of the second memory circuit. Write. After the fourth reading of the first memory circuit 101 is completed, the second address counter 12
The read address value 124 for the first storage circuit outputted by No. 3 increases from 3 to 4, and the read address value 124 outputs from No. 3 increases from 3 to 4.
24, the readout circuit 125 outputs the readout signal 126.
The write data 108e of the second memory circuit read from the first word of the first memory circuit 101 is written into the data register 111e of the second memory circuit. After the fifth reading of the first memory circuit 101 is completed, the read address value 124 for the first memory circuit output from the second address counter 123 increases from 4 to 5. After writing to the address register 109 of the second memory circuit and the data register 111 of the second memory circuit is completed,
Control signal 1 output from the control circuit 127 of the second storage circuit
28, the write address 10 of the second storage circuit is
The write data 105b to 105e of the second memory circuit can be written to the second memory circuit.
【００２１】[0021]
【発明の効果】以上述べてきたように、本発明によれば
■第２の記憶回路の任意のアドレスへの個別デ−タをＦ
ＩＦＯ回路に書き込むことができ、■また、第２の記憶
回路の動作状態によってＦＩＦＯ回路の読み出しを制御
することができ、■さらに、第２の記憶回路の任意のア
ドレスへの任意のデ−タ長の個別デ−タをＦＩＦＯ回路
に書き込むことができる為、デ−タ処理装置と記憶回路
の間にＦＩＦＯ回路を設ける場合にその効果は大であり
、一般にＦＩＦＯ回路を介してデ−タの転送を行うあら
ゆるデ−タ処理装置において本発明は実用的にきわめて
有効である。Effects of the Invention As described above, according to the present invention:
It is possible to write data to the IFO circuit, ■ It is also possible to control reading of the FIFO circuit depending on the operating state of the second memory circuit, and ■ Furthermore, it is possible to write any data to any address in the second memory circuit. Since long individual data can be written to the FIFO circuit, it is very effective when a FIFO circuit is provided between the data processing device and the storage circuit. The present invention is extremely effective in practice in any data processing apparatus that performs data transfer.
【図１】本発明の特許請求の範囲 請求項１に記載の
記憶制御装置の一実施例を示すブロック図FIG. 1 is a block diagram showing an embodiment of a storage control device according to claim 1;
【図２】本発
明の特許請求の範囲 請求項２に記載の記憶制御装置
の一実施例を示すブロック図FIG. 2 is a block diagram showing an embodiment of the storage control device according to claim 2 of the present invention;
【図３】本発明の特許請求
の範囲 請求項３に記載の記憶制御装置の一実施例を
示すブロック図FIG. 3 is a block diagram showing an embodiment of a storage control device according to claim 3 of the present invention;
【図４】従来のＦＩＦＯ回路の一例を示
すブロック図[Figure 4] Block diagram showing an example of a conventional FIFO circuit
１０１……第１の記憶回路、１０２……第２の記憶回路
、１０３……（第２の記憶回路の）書き込みアドレス、
１０４……（第２の記憶回路の）書き込みデ−タサイズ
、１０５……（第２の記憶回路の）書き込みデ−タ、１
０６……セレクタ、１０９……アドレスレジスタ、１１
１……デ−タレジスタ、１１３……（第２の記憶回路へ
の）書き込み要求信号、１１４……入力制御回路、１１
６……（第１の）アドレスカウンタ、１１８……書き込
み回路、１２０……読み出し禁止信号、１２１……出力
制御回路、１２３……（第２の）アドレスカウンタ、１
２５……読み出し回路、１２７……（第２の記憶回路の
）制御回路101...First memory circuit, 102...Second memory circuit, 103...Write address (of the second memory circuit),
104...Write data size (of the second memory circuit), 105...Write data (of the second memory circuit), 1
06...Selector, 109...Address register, 11
1...Data register, 113...Write request signal (to the second storage circuit), 114...Input control circuit, 11
6... (first) address counter, 118... writing circuit, 120... read inhibit signal, 121... output control circuit, 123... (second) address counter, 1
25...readout circuit, 127...control circuit (of the second storage circuit)
Claims (3)
１の記憶回路の書き込みアドレスを制御する第１のアド
レスカウンタと、前記第１のアドレスカウンタの値に応
じて第１の記憶回路に対する書き込みアドレスを生成す
る書き込み回路と、第１の記憶回路の読み出しアドレス
を制御する第２のアドレスカウンタと、前記第２のアド
レスカウンタの値に応じて第１の記憶回路に対する読み
出しアドレスを生成する読み出し回路と、第２の記憶回
路の書き込みアドレスと書き込みデ−タを第１の記憶回
路に順に交互に格納するためのセレクタと、前記セレク
タと前記第１のアドレスカウンタと前記書き込み回路を
制御する入力制御回路と、第２の記憶回路のアドレスレ
ジスタと、第２の記憶回路のデ−タレジスタと、第１の
記憶回路より順に交互に読み出した第２の記憶回路の書
き込みアドレスと書き込みデ−タとを第２の記憶回路の
アドレスレジスタとデ−タレジスタに順に交互に格納す
るための出力制御回路を具備することを特徴とする記憶
制御装置。1. A first memory circuit, a second memory circuit, a first address counter that controls a write address of the first memory circuit, and a first address counter that controls a write address of the first memory circuit. a write circuit that generates a write address for a memory circuit; a second address counter that controls a read address of the first memory circuit; and a write circuit that generates a read address for the first memory circuit according to the value of the second address counter. a read circuit that generates a write address and a write data of a second memory circuit, a selector that sequentially and alternately stores a write address and write data of a second memory circuit in a first memory circuit, the selector, the first address counter, and the write circuit. an input control circuit that controls the address register of the second memory circuit, a data register of the second memory circuit, and a write address and write address of the second memory circuit read out alternately from the first memory circuit in order. 1. A storage control device comprising an output control circuit for sequentially and alternately storing data in an address register and a data register of a second storage circuit.
１の記憶回路の出力制御回路は読み出し禁止回路を具備
し、前記読み出し禁止回路に対する読み出し禁止信号に
より第１の記憶回路の読み出しの禁止を可能にする記憶
制御装置。2. The storage control device according to claim 1, wherein the output control circuit of the first storage circuit includes a read inhibit circuit, and a read inhibit signal to the read inhibit circuit inhibits reading of the first memory circuit. A storage control device that enables
２の記憶回路の書き込みアドレスの空き領域に書き込み
デ−タのデータサイズ情報及び書き込みデ−タのバイト
位置情報を付加することにより、第２の記憶回路への書
き込みデ−タを、指定するバイト位置に書き込むことを
可能とする記憶制御装置。3. The storage control device according to claim 1, by adding data size information of the write data and byte position information of the write data to the free area of the write address of the second storage circuit. A storage control device that makes it possible to write write data to a second storage circuit into a designated byte position.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3091984A JPH04321993A (en) | 1991-04-23 | 1991-04-23 | Storage control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3091984A JPH04321993A (en) | 1991-04-23 | 1991-04-23 | Storage control device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04321993A true JPH04321993A (en) | 1992-11-11 |
Family
ID=14041745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3091984A Withdrawn JPH04321993A (en) | 1991-04-23 | 1991-04-23 | Storage control device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04321993A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5972176A (en) * | 1997-10-03 | 1999-10-26 | 3M Innovative Properties Company | Corona treatment of polymers |
-
1991
- 1991-04-23 JP JP3091984A patent/JPH04321993A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5972176A (en) * | 1997-10-03 | 1999-10-26 | 3M Innovative Properties Company | Corona treatment of polymers |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |