JPH04321993A - Storage control device - Google Patents
Storage control deviceInfo
- Publication number
- JPH04321993A JPH04321993A JP3091984A JP9198491A JPH04321993A JP H04321993 A JPH04321993 A JP H04321993A JP 3091984 A JP3091984 A JP 3091984A JP 9198491 A JP9198491 A JP 9198491A JP H04321993 A JPH04321993 A JP H04321993A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- write
- memory circuit
- address
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
Description
【0001】0001
【産業上の利用分野】本発明は、デ−タ処理装置の入力
バッファ部などに用いられるFIFO回路をメモリを用
いて実現した記憶制御装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a storage control device that uses a memory to implement a FIFO circuit used in an input buffer section of a data processing device.
【0002】0002
【従来の技術】従来、FIFO回路の実現方法としては
、シフトレジスタを用いる方法と、メモリを用いる方法
があった。シフトレジスタを用いる方法では、デ−タが
入力端から出力端に向かってシフトクロックによって物
理的に移動する。しかしこの方法では必ずデ−タが入力
端から出力端まで伝播しなければならないため、長いF
IFO回路を実現するには適していないという問題点が
あった。2. Description of the Related Art Conventionally, FIFO circuits have been implemented using two methods: a method using a shift register and a method using a memory. In the method using a shift register, data is physically moved from an input end to an output end using a shift clock. However, with this method, data must necessarily propagate from the input end to the output end, so a long F
There was a problem in that it was not suitable for realizing an IFO circuit.
【0003】一方、メモリを用いる方式では、デ−タを
移動させるのではなく、次にデ−タを書き込むべきアド
レスを管理するポインタと、次にデ−タを読み出すべき
アドレスを管理するポインタを設けることによってFI
FO回路を論理的に実現していた。On the other hand, in the method using memory, instead of moving data, a pointer is used to manage the address to which data should be written next, and a pointer is used to manage the address to which data should be read next. FI by providing
The FO circuit was realized logically.
【0004】本発明の記憶制御装置は後者のメモリを用
いるFIFO回路の一種であるので、メモリを用いる方
法について従来例を説明する。従来例として「FIFO
回路」(特開昭60−262242号公報)を引用する
。Since the storage control device of the present invention is a type of FIFO circuit using the latter type of memory, a conventional example of a method using the memory will be explained. As a conventional example, “FIFO
``Circuit'' (Japanese Unexamined Patent Publication No. 60-262242).
【0005】図4に従来のFIFO回路のブロック図を
示す。図4で、201はnワ−ドから成る記憶回路、2
02は書き込み要求信号、203は書き込み要求信号2
02に応じてnを法として1ずつ増加する第1のカウン
タ、204は第1のカウンタ203の出力する値、20
5は記憶回路201に対する書き込み回路、206は書
き込み回路205の出力する書き込み信号、207は読
み出し要求信号、208は読み出し要求信号207に応
じてn法として1ずつ増加する第2のカウンタ、209
は第2のカウンタの出力する値、210は記憶回路20
1に対する読み出し回路、211は読み出し回路210
の出力する読み出しアドレス、212は第1のカウンタ
203の出力する値204と第2のカウンタ208の出
力する値209を比較し一致したか否かを検出する一致
検出回路、213と214は一致回路212が出力する
状態信号、215は書き込みデ−タ、216は読み出し
デ−タである。以上のように構成された従来のFIFO
回路の動作を説明する。FIG. 4 shows a block diagram of a conventional FIFO circuit. In FIG. 4, 201 is a memory circuit consisting of n words;
02 is a write request signal, 203 is a write request signal 2
02, the first counter increases by 1 modulo n, 204 is the value output from the first counter 203, 20
5 is a write circuit for the memory circuit 201; 206 is a write signal output from the write circuit 205; 207 is a read request signal; 208 is a second counter that increases by 1 in the n-method according to the read request signal 207; 209;
is the value output from the second counter, 210 is the memory circuit 20
1 is a readout circuit, 211 is a readout circuit 210
212 is a coincidence detection circuit that compares the value 204 output from the first counter 203 and the value 209 output from the second counter 208 to detect whether they match. 213 and 214 are coincidence circuits. 212 is a status signal output, 215 is write data, and 216 is read data. Conventional FIFO configured as above
Explain the operation of the circuit.
【0006】図4において、各部は初期状態とする。図
示せざるデ−タ処理装置1から書き込み要求信号202
が発生すると、第1のカウンタ203の出力する値20
4に応じて書き込み回路205は記憶回路201に対す
る書き込み信号206を生成し、記憶回路201の第0
ワ−ドに書き込みデ−タ215が書き込まれる。記憶回
路201の書き込み終了後、第1のカウンタ203の出
力する値204は0から1に増加する。次に,図示せざ
るデ−タ処理装置2から読み出し要求信号207が発生
すると、第2のカウンタ208の出力する値209に応
じて読み出し回路210は記憶回路201に対する読み
出し信号211を生成し、記憶回路201の第0ワ−ド
から読み出しデ−タ215を読み出す。記憶回路201
の読み出し終了後、第2のカウンタ208の出力する値
209は0から1に増加する。In FIG. 4, each part is assumed to be in its initial state. Write request signal 202 from data processing device 1 (not shown)
occurs, the value 20 output by the first counter 203
The write circuit 205 generates a write signal 206 for the memory circuit 201 in response to the 0th signal of the memory circuit 201.
Write data 215 is written to the word. After the writing of the memory circuit 201 is completed, the value 204 output from the first counter 203 increases from 0 to 1. Next, when a read request signal 207 is generated from the data processing device 2 (not shown), the read circuit 210 generates a read signal 211 for the storage circuit 201 according to the value 209 output from the second counter 208, and Read data 215 is read from the 0th word of circuit 201. Memory circuit 201
After reading is completed, the value 209 output from the second counter 208 increases from 0 to 1.
【0007】[0007]
【発明が解決しようとする課題】しかしながら以上に説
明したFIFO回路では、該FIFO回路に書き込み要
求信号を発生させるFIFOアドレスは1アドレスに固
定されており、例えば、読み出し要求信号Aに対応する
書き込みデ−タAと読み出し要求信号Bに対応する書き
込みデ−タBを区別するためには、FIFO回路を2式
用意し、それぞれに別々のFIFOアドレスを割当てな
ければならないという問題点があった。However, in the FIFO circuit described above, the FIFO address for generating a write request signal in the FIFO circuit is fixed to one address. In order to distinguish write data B corresponding to read request signal B from data A and write data B corresponding to read request signal B, there is a problem in that two sets of FIFO circuits must be prepared and separate FIFO addresses must be assigned to each set.
【0008】本発明はかかる点を鑑み、■複数のアドレ
スに個別のデ−タを書き込む場合にも1個のFIFO回
路となる記憶制御装置を提供することを目的とする.■
また、読み出し禁止信号を設けることにより、第2の記
憶回路がビジー状態のときに第1の記憶回路からの読み
出しを禁止できる記憶制御装置を提供することを目的と
する。SUMMARY OF THE INVENTION In view of the above, an object of the present invention is to provide a storage control device that functions as a single FIFO circuit even when writing individual data to a plurality of addresses. ■
Another object of the present invention is to provide a storage control device that can prohibit reading from a first storage circuit when the second storage circuit is in a busy state by providing a read prohibition signal.
【0009】■さらに、第2の記憶回路の書き込みアド
レスと同時にデ−タのサイズ情報を格納することにより
、可変デ−タ長のFIFO回路となる記憶制御装置を提
供することを目的とする。[0009]Furthermore, it is an object of the present invention to provide a storage control device that stores data size information at the same time as the write address of a second storage circuit, thereby forming a variable data length FIFO circuit.
【0010】0010
【課題を解決するための手段】本発明は前記の問題点を
解決するために、■第1の記憶回路と、第2の記憶回路
と、第1の記憶回路の書き込みアドレスを制御する第1
のアドレスカウンタと、前記第1のアドレスカウンタの
値に応じて第1の記憶回路に対する書き込みアドレスを
生成する書き込み回路と、第1の記憶回路の読み出しア
ドレスを制御する第2のアドレスカウンタと、前記第2
のアドレスカウンタの値に応じて第1の記憶回路に対す
る読み出しアドレスを生成する読み出し回路と、第2の
記憶回路の書き込みアドレスと書き込みデ−タを第1の
記憶回路に順に交互に格納するためのセレクタと、前記
セレクタと前記第1のアドレスカウンタと前記書き込み
回路を制御する入力制御回路と、第2の記憶回路のアド
レスレジスタと、第2の記憶回路のデ−タレジスタと、
第1の記憶回路より順に交互に読み出した第2の記憶回
路の書き込みアドレスと書き込みデ−タとを第2の記憶
回路のアドレスレジスタとデ−タレジスタに順に交互に
格納するための出力制御回路を具備することを特徴とす
る記憶制御装置である。[Means for Solving the Problems] In order to solve the above-mentioned problems, the present invention provides (1) a first memory circuit, a second memory circuit, and a first memory circuit that controls the write address of the first memory circuit.
a write circuit that generates a write address for the first storage circuit according to the value of the first address counter; a second address counter that controls a read address of the first storage circuit; Second
a read circuit for generating a read address for the first memory circuit according to the value of an address counter of the second memory circuit; and a read circuit for sequentially and alternately storing the write address and write data of the second memory circuit in the first memory circuit. a selector, an input control circuit that controls the selector, the first address counter, and the write circuit, an address register of a second storage circuit, and a data register of the second storage circuit;
an output control circuit for sequentially and alternately storing write addresses and write data of a second memory circuit read out from the first memory circuit in order and alternately into an address register and a data register of the second memory circuit; This is a storage control device characterized by comprising:
【0011】■ 上記■の記憶制御装置の第1の記憶
回路より順に交互に読み出した第2の記憶回路の書き込
みアドレスと該書き込みデ−タとを第2の記憶回路のア
ドレスレジスタと該デ−タレジスタに順に交互に格納す
るための出力制御回路に、読み出し禁止回路を具備する
ことを特徴とする記憶制御装置である。[0011] ■ The write address and the write data of the second memory circuit read out alternately from the first memory circuit of the storage control device described in (■) above are transferred to the address register of the second memory circuit and the data. This storage control device is characterized in that an output control circuit for sequentially and alternately storing data in a data register is provided with a read prohibition circuit.
【0012】■ 上記■の記憶制御装置の第2の記憶
回路の書き込みアドレスと書き込みデ−タを第1の記憶
回路に順に交互に格納するためのセレクタにより、第2
の記憶回路の書き込みアドレスと共に書き込みデ−タの
デ−タサイズ情報を第1の記憶回路に格納することを特
徴とする記憶制御装置である。■ The selector for sequentially and alternately storing the write address and write data of the second memory circuit of the storage control device in the above (■) in the first memory circuit.
This storage control device is characterized in that data size information of write data is stored in a first storage circuit together with a write address of the storage circuit.
【0013】[0013]
【作用】本発明は前記の構成により、■第2の記憶回路
の書き込みアドレスと第2の記憶回路の書き込みデ−タ
を順に交互に第1の記憶回路に格納し、次に該第2の記
憶回路の書き込みアドレスと第2の記憶回路の書き込み
デ−タを順に交互に第1の記憶回路より読み出して、第
2の記憶回路のアドレスレジスタとデ−タレジスタに格
納することにより、第2の記憶回路の任意のアドレスに
個別デ−タを書き込むことができる。[Operation] With the above-described structure, the present invention stores the write address of the second memory circuit and the write data of the second memory circuit in order and alternately in the first memory circuit; By sequentially and alternately reading the write address of the memory circuit and the write data of the second memory circuit from the first memory circuit and storing them in the address register and data register of the second memory circuit, Individual data can be written to any address in the memory circuit.
【0014】■第2の記憶回路の書き込みアドレスと第
2の記憶回路の書き込みデ−タを順に交互に第1の記憶
回路に格納し、次に、読み出し禁止信号が出力されてい
ないとき第2の記憶回路の書き込みアドレスと第2の記
憶回路の書き込みデ−タを順に交互に第1の記憶回路よ
り読み出して、第2の記憶回路のアドレスレジスタとデ
−タレジスタに格納することにより、第2の記憶回路が
ビジー状態で無いときに、第2の記憶回路の任意のアド
レスに個別デ−タを書き込むことができる。■ The write address of the second memory circuit and the write data of the second memory circuit are sequentially and alternately stored in the first memory circuit, and then, when the read inhibit signal is not output, the write address of the second memory circuit is stored alternately in the first memory circuit. The write address of the memory circuit and the write data of the second memory circuit are sequentially and alternately read from the first memory circuit and stored in the address register and data register of the second memory circuit. When the second storage circuit is not busy, individual data can be written to any address in the second storage circuit.
【0015】■第2の記憶回路の書き込みアドレス及び
書き込みデ−タサイズ情報と第2の記憶回路の書き込み
デ−タを順に交互に第1の記憶回路に格納し、次に該第
2の記憶回路の書き込みアドレス及び書き込みデ−タサ
イズ情報と第2の記憶回路の書き込みデ−タを順に交互
に第1の記憶回路より読み出して、第2の記憶回路のア
ドレスレジスタとデ−タレジスタに格納することにより
、第2の記憶回路の任意■ The write address and write data size information of the second memory circuit and the write data of the second memory circuit are sequentially and alternately stored in the first memory circuit, and then the second memory circuit By alternately reading out the write address and write data size information of and the write data of the second memory circuit from the first memory circuit and storing them in the address register and data register of the second memory circuit. , any of the second storage circuits
【0016】のアドレスに任意のデ−タ長の個別デ−タ
を書き込むことができる。Individual data of any data length can be written to the address.
【実施例】図1乃至図3は本発明の記憶制御装置の実施
例を示すブロック図であり、図1は特許請求の範囲
請求項1に記載の記憶制御装置の一実施例を、図2は特
許請求の範囲 請求項2に記載の記憶制御装置の一実
施例を、図3は特許請求の範囲請求項3に記載の記憶制
御装置の一実施例を示す。図1乃至図3において、10
1は第1の記憶回路、102は第2の記憶回路、103
は第2の記憶回路の書き込みアドレス、105は第2の
記憶回路の書き込みデ−タ、106は第2の記憶回路の
書き込みアドレス103と書き込みデ−タ105を第1
の記憶回路101に順に交互に格納するためのセレクタ
、107はセレクタ106の出力する値、108は第1
の記憶回路101の出力する値、109は第2の記憶回
路のアドレスレジスタ、110はアドレスレジスタ10
9の出力する値、111は第2の記憶回路のデ−タレジ
スタ、112はデ−タレジスタ111の出力する値、1
13は第2の記憶回路への書き込み要求信号、114は
書き込み要求信号113に応じて第1の記憶回路101
の書き込みを制御する入力制御回路、115は入力制御
回路114の出力する制御信号、116は制御信号11
5に応じて第1の記憶回路の書き込みアドレスを制御す
る第1のアドレスカウンタ、117は第1のアドレスカ
ウンタ116の出力する第1の記憶回路101に対する
書き込みアドレス値、118は第1のアドレスカウンタ
116の値に応じて第1の記憶回路101に対する書き
込みアドレスを生成する書き込み回路、119は書き込
み回路118の出力する第1の記憶回路101に対する
書き込み信号、121は第1の記憶回路より順に交互に
読み出した第2の記憶回路の書き込みアドレスと該書き
込みデ−タとを第2の記憶回路のアドレスレジスタと該
デ−タレジスタに順に交互に格納するための出力制御回
路、122は出力制御回路121の出力する制御信号、
123は制御信号122に応じて第1の記憶回路の読み
出しアドレスを制御する第2のアドレスカウンタ、12
4は第2のアドレスカウンタ123の出力する第2の記
憶回路101に対する読み出しアドレス値、125は第
2のアドレスカウンタ124の値に応じて第1の記憶回
路101に対する読み出しアドレスを生成する読み出し
回路、126は読み出し回路125の出力する第1の記
憶回路101に対する制御信号、127は第2の記憶回
路の制御回路、128は制御回路127の出力する制御
信号である。101は図2の201に、同じく107は
215に、108は216に、115は202に、11
6は203に、117は204に、118は205に、
119は206に、122は207に、123は208
に、124は209に、125は210に、126は2
11に対応する。[Embodiment] FIGS. 1 to 3 are block diagrams showing an embodiment of the storage control device of the present invention, and FIG.
FIG. 2 shows an embodiment of the storage control device according to claim 1, and FIG. 3 shows an embodiment of the storage control device according to claim 2, and FIG. 3 shows an embodiment of the storage control device according to claim 3. An example of a storage control device is shown. In FIGS. 1 to 3, 10
1 is a first memory circuit, 102 is a second memory circuit, 103
105 is the write address of the second memory circuit, 106 is the write address 103 and write data 105 of the second memory circuit, and 106 is the write address 103 and write data 105 of the second memory circuit.
107 is the value output from the selector 106, and 108 is the first value.
109 is the address register of the second storage circuit, and 110 is the address register 10.
9 is the output value, 111 is the data register of the second storage circuit, 112 is the value output from the data register 111, 1
13 is a write request signal to the second memory circuit, and 114 is a write request signal to the first memory circuit 101 in response to the write request signal 113.
115 is a control signal output from the input control circuit 114, 116 is a control signal 11
117 is a write address value outputted from the first address counter 116 to the first memory circuit 101, and 118 is a first address counter. A write circuit generates a write address for the first memory circuit 101 according to the value of 116, 119 is a write signal outputted from the write circuit 118 to the first memory circuit 101, and 121 is a write circuit that generates a write address for the first memory circuit 101 in accordance with the value of 122 is an output control circuit for alternately storing the read write address of the second memory circuit and the write data in the address register and the data register of the second memory circuit; control signal to output,
123 is a second address counter that controls the read address of the first storage circuit according to the control signal 122;
4 is a read address value for the second memory circuit 101 output by the second address counter 123; 125 is a read circuit that generates a read address for the first memory circuit 101 according to the value of the second address counter 124; 126 is a control signal output from the readout circuit 125 for the first storage circuit 101, 127 is a control circuit for the second storage circuit, and 128 is a control signal output from the control circuit 127. 101 is 201 in FIG. 2, 107 is 215, 108 is 216, 115 is 202, 11
6 to 203, 117 to 204, 118 to 205,
119 goes to 206, 122 goes to 207, 123 goes to 208
, 124 goes to 209, 125 goes to 210, 126 goes to 2
Corresponds to 11.
【0017】図1において、各部は初期状態とすると、
デ−タ処理装置から第2の記憶回路へデ−タを書き込む
場合、第2の記憶回路への書き込み要求信号113が発
生すると、入力制御回路114の出力する制御信号11
5はオンとなり、セレクタ106は第2の記憶回路の書
き込みアドレス103を選択し、セレクタの出力値10
7に出力するとともに、第1のアドレスカウンタ116
の出力する第1の記憶回路に対する書き込みアドレス値
117に応じて書き込み回路118は書き込み信号11
9を生成し、第1の記憶回路101の第0ワ−ドに第2
の記憶回路の書き込みアドレス103が書き込まれる。
第一回目の第1の記憶回路101の書き込み終了後、入
力制御回路114の出力する制御信号115はオフとな
り、セレクタ106は第2の記憶回路の書き込みデ−タ
105を選択し、セレクタの出力値107に出力すると
ともに、第1のアドレスカウンタ116の出力する第1
の記憶回路に対する書き込みアドレス値117は0から
1に増加し、該書き込みアドレス値117に応じて書き
込み回路118は書き込み信号119を生成し、第1の
記憶回路101の第1ワ−ドに第2の記憶回路の書き込
みデ−タ105が書き込まれる。第二回目の第1の記憶
回路101の書き込み終了後、第1のアドレスカウンタ
116の出力する第1の記憶回路に対する書き込みアド
レス値117は1から2に増加する。次に出力制御回路
121の出力する制御信号122によって、第2のアド
レスカウンタ123の出力する第1の記憶回路に対する
読み出しアドレス値124に応じて読み出し回路125
は読み出し信号126を生成し、第1の記憶回路101
の第0ワ−ドから読み出した第2の記憶回路の書き込み
アドレス108aを、第2の記憶回路のアドレスレジス
タ109に書き込む。第一回目の第1の記憶回路101
の読み出し終了後、第2のアドレスカウンタ123の出
力する第1の記憶回路に対する読み出しアドレス値12
4は0から1に増加し、該読みだしアドレス値124に
応じて読み出し回路125は読みだし信号126を生成
し、第1の記憶回路101の第1ワ−ドから読み出した
第2の記憶回路の書き込みデ−タ108bを、第二の記
憶回路のデ−タレジスタ111に書き込む。二回目の第
1の記憶回路101の読み出し終了後、第2のアドレス
カウンタ123の出力する第1の記憶回路に対する読み
出しアドレス値124は1から2に増加する。第2の記
憶回路のアドレスレジスタ109と第2の記憶回路のデ
−タレジスタ111への書き込み終了後、第2の記憶回
路の制御回路127の出力する制御信号128によって
、第2の記憶回路の書き込みアドレス103に第2の記
憶回路の書き込みデ−タ105を書き込むことができる
。In FIG. 1, assuming that each part is in its initial state,
When writing data from the data processing device to the second storage circuit, when the write request signal 113 to the second storage circuit is generated, the control signal 11 output from the input control circuit 114 is
5 is turned on, the selector 106 selects the write address 103 of the second memory circuit, and the selector output value 10
7 and the first address counter 116.
The write circuit 118 outputs the write signal 11 according to the write address value 117 for the first storage circuit outputted by
9 and stores the second word in the 0th word of the first memory circuit 101.
The write address 103 of the memory circuit is written. After the first write to the first memory circuit 101 is completed, the control signal 115 output from the input control circuit 114 is turned off, the selector 106 selects the write data 105 of the second memory circuit, and the selector outputs At the same time, the first address counter 116 outputs the first value 107.
The write address value 117 for the memory circuit increases from 0 to 1, and the write circuit 118 generates a write signal 119 according to the write address value 117, and writes the second word to the first word of the first memory circuit 101. The write data 105 of the memory circuit is written. After the second write to the first memory circuit 101 is completed, the write address value 117 for the first memory circuit output from the first address counter 116 increases from 1 to 2. Next, the control signal 122 output from the output control circuit 121 causes the read circuit 125 to respond to the read address value 124 for the first storage circuit output from the second address counter 123.
generates the read signal 126 and the first storage circuit 101
The write address 108a of the second memory circuit read from the 0th word is written into the address register 109 of the second memory circuit. First memory circuit 101 for the first time
After completion of reading, the second address counter 123 outputs the read address value 12 for the first storage circuit.
4 increases from 0 to 1, and the readout circuit 125 generates a readout signal 126 according to the readout address value 124, and the second memory circuit reads out the first word of the first memory circuit 101. The write data 108b is written to the data register 111 of the second storage circuit. After the second reading of the first memory circuit 101 is completed, the read address value 124 for the first memory circuit output from the second address counter 123 increases from 1 to 2. After the writing to the address register 109 of the second storage circuit and the data register 111 of the second storage circuit is completed, the writing of the second storage circuit is performed by the control signal 128 output from the control circuit 127 of the second storage circuit. Write data 105 of the second memory circuit can be written to address 103.
【0018】図2において、120は出力制御回路12
1の動作を禁止する読み出し禁止信号である。各部は初
期状態とすると、デ−タ処理装置から第2の記憶回路へ
デ−タを書き込む場合、第2の記憶回路への書き込み要
求信号113が発生すると、入力制御回路114の出力
する制御信号115はオンとなり、セレクタ106は第
2の記憶回路の書き込みアドレス103を選択し、セレ
クタの出力値107に出力するとともに、第1のアドレ
スカウンタ116の出力する第1の記憶回路に対する書
き込みアドレス値117に応じて書き込み回路118は
書き込み信号119を生成し、第1の記憶回路101の
第0ワ−ドに第2の記憶回路の書き込みアドレス103
が書き込まれる。第一回目の第1の記憶回路101の書
き込み終了後、入力制御回路114の出力する制御信号
115はオフとなり、セレクタ106は第2の記憶回路
の書き込みデ−タ105を選択し、セレクタの出力値1
07に出力するとともに、第1のアドレスカウンタ11
6の出力する第1の記憶回路に対する書き込みアドレス
値117は0から1に増加し、該書き込みアドレス値1
17に応じて書き込み回路118は書き込み信号119
を生成し、第1の記憶回路101の第1ワ−ドに第2の
記憶回路の書き込みデ−タ105が書き込まれる。第二
回目の第1の記憶回路101の書き込み終了後、第1の
アドレスカウンタ116の出力する第1の記憶回路に対
する書き込みアドレス値117は1から2に増加する。
ここで出力制御回路121の動作を禁止する読み出し禁
止信号120がオンの間はウエイト状態である。該読み
出し禁止信号120がオフになると、出力制御回路12
1の出力する制御信号122によって、第2のアドレス
カウンタ123の出力する第1の記憶回路に対する読み
出しアドレス値124に応じて読み出し回路125は読
み出し信号126を生成し、第1の記憶回路101の第
0ワ−ドから読み出した第2の記憶回路の書き込みアド
レス108aを、第2の記憶回路のアドレスレジスタ1
09に書き込む。第一回目の第1の記憶回路101の読
み出し終了後、第2のアドレスカウンタ123の出力す
る第1の記憶回路に対する読み出しアドレス値124は
0から1に増加し、該読み出しアドレス値124に応じ
て読み出し回路125は読み出し信号126を生成し、
第1の記憶回路101の第1ワ−ドから読み出した第2
の記憶回路の書き込みデ−タ108bを、第2の記憶回
路のデ−タレジスタ111に書き込む。第二回目の第1
の記憶回路101の読み出し終了後、第2のアドレスカ
ウンタ123の出力する第1の記憶回路に対する読み出
しアドレス値124は1から2に増加する。第2の記憶
回路のアドレスレジスタ109と第2の記憶回路のデ−
タレジスタ111への書き込み終了後、第2の記憶回路
の制御回路127の出力する制御信号128によって、
第2の記憶回路の書き込みアドレス103に第2の記憶
回路の書き込みデ−タ105を書き込むことができる。In FIG. 2, 120 is the output control circuit 12.
This is a read prohibition signal that prohibits the operation of 1. Assuming that each part is in the initial state, when writing data from the data processing device to the second storage circuit, when the write request signal 113 to the second storage circuit is generated, the control signal output from the input control circuit 114 is 115 is turned on, the selector 106 selects the write address 103 of the second memory circuit, and outputs it to the output value 107 of the selector, as well as the write address value 117 for the first memory circuit output by the first address counter 116. In response to this, the write circuit 118 generates a write signal 119 and sets the write address 103 of the second memory circuit to the 0th word of the first memory circuit 101.
is written. After the first write to the first memory circuit 101 is completed, the control signal 115 output from the input control circuit 114 is turned off, the selector 106 selects the write data 105 of the second memory circuit, and the selector outputs value 1
07 and the first address counter 11.
The write address value 117 outputted by No. 6 increases from 0 to 1, and the write address value 117 outputs from
17, the write circuit 118 outputs the write signal 119.
The write data 105 of the second memory circuit is written into the first word of the first memory circuit 101. After the second write to the first memory circuit 101 is completed, the write address value 117 for the first memory circuit output from the first address counter 116 increases from 1 to 2. Here, while the read inhibit signal 120 that inhibits the operation of the output control circuit 121 is on, it is in a wait state. When the read inhibit signal 120 is turned off, the output control circuit 12
1, the readout circuit 125 generates a readout signal 126 in accordance with the readout address value 124 for the first storage circuit outputted from the second address counter 123, and The write address 108a of the second memory circuit read from the 0 word is stored in the address register 1 of the second memory circuit.
Write to 09. After the first reading of the first memory circuit 101 is completed, the read address value 124 for the first memory circuit output from the second address counter 123 increases from 0 to 1, and according to the read address value 124 Readout circuit 125 generates readout signal 126;
The second word read from the first word of the first memory circuit 101
The write data 108b of the second memory circuit is written to the data register 111 of the second memory circuit. 1st of the 2nd time
After the reading of the memory circuit 101 is completed, the read address value 124 for the first memory circuit output from the second address counter 123 increases from 1 to 2. Address register 109 of the second memory circuit and data of the second memory circuit
After the writing to the data register 111 is completed, the control signal 128 output from the control circuit 127 of the second storage circuit causes
The write data 105 of the second memory circuit can be written to the write address 103 of the second memory circuit.
【0019】図3において、104は第2の記憶回路の
書き込みデ−タサイズである。各部は初期状態とすると
、デ−タ処理装置から第2の記憶回路へデ−タを書き込
む場合、第2の記憶回路への書き込み要求信号113が
発生すると、入力制御回路114の出力する制御信号1
15はオンとなり、セレクタ106は第2の記憶回路の
書き込みアドレス103及び第2の記憶回路の書き込み
デ−タサイズ104を選択し、セレクタの出力値107
に出力するとともに、第1のアドレスカウンタ116の
出力する第1の記憶回路に対する書き込みアドレス値1
17に応じて書き込み回路118は書き込み信号119
を生成し、第1の記憶回路101の第0ワ−ドに第2の
記憶回路の書き込みアドレス103及び第2の記憶回路
の書き込みデ−タサイズ104が書き込まれる。第一回
目の第1の記憶回路101の書き込み終了後、入力制御
回路114の出力する制御信号115はオフとなり、セ
レクタ106は第2の記憶回路の書き込みデ−タ105
bを選択し、セレクタの出力値107に出力するととも
に、第1のアドレスカウンタ116の出力する第1の記
憶回路に対する書き込みアドレス値117は0から1に
増加し、該書き込みアドレス値117に応じて書き込み
回路118は書き込み信号119を生成し、第1の記憶
回路101の第1ワ−ドに第2の記憶回路の書き込みデ
−タ105bが書き込まれる。このとき、第2の記憶回
路の書き込みデ−タサイズ104が第1の記憶回路のワ
−ド長よりも長い場合、例えば、第1の記憶回路のワ−
ド長が4バイトで第2の記憶回路のワ−ド長が16バイ
トの場合、第2の記憶回路の書き込みデ−タの16バイ
トは第1の記憶回路の第1ワ−ドから第4ワ−ドに格納
する様に入力制御回路114が動作する。従って第二回
目の第1の記憶回路101の書き込み終了後、第1のア
ドレスカウンタ116の出力する第1の記憶回路に対す
る書き込みアドレス値117は1から2に増加し、該書
き込みアドレス値117に応じて書き込み回路118は
書き込み信号119を生成し、第1の記憶回路101の
第2ワ−ドに第2の記憶回路の書き込みデ−タ105c
が書き込まれる。第三回目の第1の記憶回路101の書
き込み終了後、第1のアドレスカウンタ116の出力す
る第1の記憶回路に対する書き込みアドレス値117は
2から3に増加し、該書き込みアドレス値117に応じ
て書き込み回路118は書き込み信号119を生成し、
第1の記憶回路101の第3ワ−ドに第2の記憶回路の
書き込みデ−タ105dが書き込まれる。第四回目の第
1の記憶回路101の書き込み終了後、第1のアドレス
カウンタ116の出力する第1の記憶回路に対する書き
込みアドレス値117は3から4に増加し、該書き込み
アドレス値117に応じて書き込み回路118は書き込
み信号119を生成し、第1の記憶回路101の第4ワ
−ドに第2の記憶回路の書き込みデ−タ105eが書き
込まれる。第五回目の第1の記憶回路101の書き込み
終了後、第1のアドレスカウンタ116の出力する第1
の記憶回路に対する書き込みアドレス値117は4から
5に増加する。In FIG. 3, 104 is the write data size of the second memory circuit. Assuming that each part is in the initial state, when writing data from the data processing device to the second storage circuit, when the write request signal 113 to the second storage circuit is generated, the control signal output from the input control circuit 114 is 1
15 is turned on, the selector 106 selects the write address 103 of the second memory circuit and the write data size 104 of the second memory circuit, and selects the output value 107 of the selector.
At the same time, the write address value 1 for the first storage circuit outputted by the first address counter 116 is
17, the write circuit 118 outputs the write signal 119.
The write address 103 of the second memory circuit and the write data size 104 of the second memory circuit are written to the 0th word of the first memory circuit 101. After the first write to the first memory circuit 101 is completed, the control signal 115 output from the input control circuit 114 is turned off, and the selector 106 selects the write data 105 from the second memory circuit.
b is selected and output to the output value 107 of the selector, and the write address value 117 for the first storage circuit outputted by the first address counter 116 increases from 0 to 1, and according to the write address value 117. The write circuit 118 generates a write signal 119, and the write data 105b of the second memory circuit is written into the first word of the first memory circuit 101. At this time, if the write data size 104 of the second memory circuit is longer than the word length of the first memory circuit, for example, the word length of the first memory circuit is
When the word length of the second memory circuit is 4 bytes and the word length of the second memory circuit is 16 bytes, the 16 bytes of write data in the second memory circuit are written in the first to fourth words of the first memory circuit. The input control circuit 114 operates to store the data in a word. Therefore, after the second write to the first memory circuit 101 is completed, the write address value 117 for the first memory circuit output from the first address counter 116 increases from 1 to 2, and according to the write address value 117 The write circuit 118 generates a write signal 119 and writes the write data 105c of the second memory circuit into the second word of the first memory circuit 101.
is written. After the third write to the first memory circuit 101 is completed, the write address value 117 for the first memory circuit output from the first address counter 116 increases from 2 to 3, and according to the write address value 117. The write circuit 118 generates a write signal 119;
The write data 105d of the second memory circuit is written into the third word of the first memory circuit 101. After the fourth write to the first memory circuit 101 is completed, the write address value 117 for the first memory circuit output from the first address counter 116 increases from 3 to 4, and according to the write address value 117 The write circuit 118 generates a write signal 119, and the write data 105e of the second memory circuit is written into the fourth word of the first memory circuit 101. After the fifth write to the first memory circuit 101 is completed, the first address counter 116 outputs the first
The write address value 117 for the storage circuit increases from 4 to 5.
【0020】次に出力制御回路121の出力する制御信
号122によって、第2のアドレスカウンタ123の出
力する第1の記憶回路に対する読み出しアドレス値12
4に応じて読み出し回路125は読み出し信号126を
生成し、第1の記憶回路101の第0ワ−ドから読み出
した第2の記憶回路の書き込みアドレス及び第2の記憶
回路の書き込みデ−タサイズ108aを、第2の記憶回
路のアドレスレジスタ109に書き込むと同時に、出力
制御回路121に対して出力する。第一回目の第1の記
憶回路101の読み出し終了後、第2のアドレスカウン
タ123の出力する第1の記憶回路に対する読み出しア
ドレス値124は0から1に増加し、該読み出しアドレ
ス値124に応じて読み出し回路125は読み出し信号
126を生成し、第1の記憶回路101の第1ワ−ドか
ら読み出した第2の記憶回路の書き込みデ−タ108b
を、第2の記憶回路のデ−タレジスタ111bに書き込
む。ここで第2の記憶回路のデ−タレジスタ111は第
2の記憶回路と同様に16バイトあり4バイトずつに区
切った111b〜eがあるとする。第二回目の第1の記
憶回路101の読み出し終了後、第2のアドレスカウン
タ123の出力する第1の記憶回路に対する読み出しア
ドレス値124は1から2に増加し、該読み出しアドレ
ス値124に応じて読み出し回路125は読み出し信号
126を生成し、第1の記憶回路101の第1ワ−ドか
ら読み出した第2の記憶回路の書き込みデ−タ108c
を、第2の記憶回路のデ−タレジスタ111cに書き込
む。第三回目の第1の記憶回路101の読み出し終了後
、第2のアドレスカウンタ123の出力する第1の記憶
回路に対する読み出しアドレス値124は2から3に増
加し、該読み出しアドレス値124に応じて読み出し回
路125は読み出し信号126を生成し、第1の記憶回
路101の第1ワ−ドから読み出した第2の記憶回路の
書き込みデ−タ108dを、第2の記憶回路のデ−タレ
ジスタ111dに書き込む。第四回目の第1の記憶回路
101の読み出し終了後、第2のアドレスカウンタ12
3の出力する第1の記憶回路に対する読み出しアドレス
値124は3から4に増加し、該読み出しアドレス値1
24に応じて読み出し回路125は読み出し信号126
を生成し、第1の記憶回路101の第1ワ−ドから読み
出した第2の記憶回路の書き込みデ−タ108eを、第
2の記憶回路のデ−タレジスタ111eに書き込む。
第五回目の第1の記憶回路101の読み出し終了後、第
2のアドレスカウンタ123の出力する第1の記憶回路
に対する読み出しアドレス値124は4から5に増加す
る。第2の記憶回路のアドレスレジスタ109と第2の
記憶回路のデ−タレジスタ111への書き込み終了後、
第2の記憶回路の制御回路127の出力する制御信号1
28によって、第2の記憶回路の書き込みアドレス10
3に第2の記憶回路の書き込みデ−タ105b〜eを書
き込むことができる。Next, according to the control signal 122 output from the output control circuit 121, the read address value 12 for the first storage circuit output from the second address counter 123 is changed.
4, the readout circuit 125 generates a readout signal 126, and outputs the write address of the second memory circuit read from the 0th word of the first memory circuit 101 and the write data size 108a of the second memory circuit. is written to the address register 109 of the second storage circuit and simultaneously output to the output control circuit 121. After the first reading of the first memory circuit 101 is completed, the read address value 124 for the first memory circuit output from the second address counter 123 increases from 0 to 1, and according to the read address value 124 The readout circuit 125 generates a readout signal 126 and writes the write data 108b of the second storage circuit read from the first word of the first storage circuit 101.
is written into the data register 111b of the second storage circuit. Here, it is assumed that the data register 111 of the second memory circuit has 16 bytes, and there are 111b to 111e divided into 4 bytes each, similar to the second memory circuit. After the second reading of the first memory circuit 101 is completed, the read address value 124 for the first memory circuit output from the second address counter 123 increases from 1 to 2, and according to the read address value 124. The read circuit 125 generates a read signal 126 and writes data 108c of the second memory circuit read from the first word of the first memory circuit 101.
is written into the data register 111c of the second storage circuit. After the third reading of the first memory circuit 101 is completed, the read address value 124 for the first memory circuit output from the second address counter 123 increases from 2 to 3, and according to the read address value 124. The read circuit 125 generates a read signal 126, and writes the write data 108d of the second memory circuit read from the first word of the first memory circuit 101 to the data register 111d of the second memory circuit. Write. After the fourth reading of the first memory circuit 101 is completed, the second address counter 12
The read address value 124 for the first storage circuit outputted by No. 3 increases from 3 to 4, and the read address value 124 outputs from No. 3 increases from 3 to 4.
24, the readout circuit 125 outputs the readout signal 126.
The write data 108e of the second memory circuit read from the first word of the first memory circuit 101 is written into the data register 111e of the second memory circuit. After the fifth reading of the first memory circuit 101 is completed, the read address value 124 for the first memory circuit output from the second address counter 123 increases from 4 to 5. After writing to the address register 109 of the second memory circuit and the data register 111 of the second memory circuit is completed,
Control signal 1 output from the control circuit 127 of the second storage circuit
28, the write address 10 of the second storage circuit is
The write data 105b to 105e of the second memory circuit can be written to the second memory circuit.
【0021】[0021]
【発明の効果】以上述べてきたように、本発明によれば
■第2の記憶回路の任意のアドレスへの個別デ−タをF
IFO回路に書き込むことができ、■また、第2の記憶
回路の動作状態によってFIFO回路の読み出しを制御
することができ、■さらに、第2の記憶回路の任意のア
ドレスへの任意のデ−タ長の個別デ−タをFIFO回路
に書き込むことができる為、デ−タ処理装置と記憶回路
の間にFIFO回路を設ける場合にその効果は大であり
、一般にFIFO回路を介してデ−タの転送を行うあら
ゆるデ−タ処理装置において本発明は実用的にきわめて
有効である。Effects of the Invention As described above, according to the present invention:
It is possible to write data to the IFO circuit, ■ It is also possible to control reading of the FIFO circuit depending on the operating state of the second memory circuit, and ■ Furthermore, it is possible to write any data to any address in the second memory circuit. Since long individual data can be written to the FIFO circuit, it is very effective when a FIFO circuit is provided between the data processing device and the storage circuit. The present invention is extremely effective in practice in any data processing apparatus that performs data transfer.
【図1】本発明の特許請求の範囲 請求項1に記載の
記憶制御装置の一実施例を示すブロック図FIG. 1 is a block diagram showing an embodiment of a storage control device according to claim 1;
【図2】本発
明の特許請求の範囲 請求項2に記載の記憶制御装置
の一実施例を示すブロック図FIG. 2 is a block diagram showing an embodiment of the storage control device according to claim 2 of the present invention;
【図3】本発明の特許請求
の範囲 請求項3に記載の記憶制御装置の一実施例を
示すブロック図FIG. 3 is a block diagram showing an embodiment of a storage control device according to claim 3 of the present invention;
【図4】従来のFIFO回路の一例を示
すブロック図[Figure 4] Block diagram showing an example of a conventional FIFO circuit
101……第1の記憶回路、102……第2の記憶回路
、103……(第2の記憶回路の)書き込みアドレス、
104……(第2の記憶回路の)書き込みデ−タサイズ
、105……(第2の記憶回路の)書き込みデ−タ、1
06……セレクタ、109……アドレスレジスタ、11
1……デ−タレジスタ、113……(第2の記憶回路へ
の)書き込み要求信号、114……入力制御回路、11
6……(第1の)アドレスカウンタ、118……書き込
み回路、120……読み出し禁止信号、121……出力
制御回路、123……(第2の)アドレスカウンタ、1
25……読み出し回路、127……(第2の記憶回路の
)制御回路101...First memory circuit, 102...Second memory circuit, 103...Write address (of the second memory circuit),
104...Write data size (of the second memory circuit), 105...Write data (of the second memory circuit), 1
06...Selector, 109...Address register, 11
1...Data register, 113...Write request signal (to the second storage circuit), 114...Input control circuit, 11
6... (first) address counter, 118... writing circuit, 120... read inhibit signal, 121... output control circuit, 123... (second) address counter, 1
25...readout circuit, 127...control circuit (of the second storage circuit)
Claims (3)
1の記憶回路の書き込みアドレスを制御する第1のアド
レスカウンタと、前記第1のアドレスカウンタの値に応
じて第1の記憶回路に対する書き込みアドレスを生成す
る書き込み回路と、第1の記憶回路の読み出しアドレス
を制御する第2のアドレスカウンタと、前記第2のアド
レスカウンタの値に応じて第1の記憶回路に対する読み
出しアドレスを生成する読み出し回路と、第2の記憶回
路の書き込みアドレスと書き込みデ−タを第1の記憶回
路に順に交互に格納するためのセレクタと、前記セレク
タと前記第1のアドレスカウンタと前記書き込み回路を
制御する入力制御回路と、第2の記憶回路のアドレスレ
ジスタと、第2の記憶回路のデ−タレジスタと、第1の
記憶回路より順に交互に読み出した第2の記憶回路の書
き込みアドレスと書き込みデ−タとを第2の記憶回路の
アドレスレジスタとデ−タレジスタに順に交互に格納す
るための出力制御回路を具備することを特徴とする記憶
制御装置。1. A first memory circuit, a second memory circuit, a first address counter that controls a write address of the first memory circuit, and a first address counter that controls a write address of the first memory circuit. a write circuit that generates a write address for a memory circuit; a second address counter that controls a read address of the first memory circuit; and a write circuit that generates a read address for the first memory circuit according to the value of the second address counter. a read circuit that generates a write address and a write data of a second memory circuit, a selector that sequentially and alternately stores a write address and write data of a second memory circuit in a first memory circuit, the selector, the first address counter, and the write circuit. an input control circuit that controls the address register of the second memory circuit, a data register of the second memory circuit, and a write address and write address of the second memory circuit read out alternately from the first memory circuit in order. 1. A storage control device comprising an output control circuit for sequentially and alternately storing data in an address register and a data register of a second storage circuit.
1の記憶回路の出力制御回路は読み出し禁止回路を具備
し、前記読み出し禁止回路に対する読み出し禁止信号に
より第1の記憶回路の読み出しの禁止を可能にする記憶
制御装置。2. The storage control device according to claim 1, wherein the output control circuit of the first storage circuit includes a read inhibit circuit, and a read inhibit signal to the read inhibit circuit inhibits reading of the first memory circuit. A storage control device that enables
2の記憶回路の書き込みアドレスの空き領域に書き込み
デ−タのデータサイズ情報及び書き込みデ−タのバイト
位置情報を付加することにより、第2の記憶回路への書
き込みデ−タを、指定するバイト位置に書き込むことを
可能とする記憶制御装置。3. The storage control device according to claim 1, by adding data size information of the write data and byte position information of the write data to the free area of the write address of the second storage circuit. A storage control device that makes it possible to write write data to a second storage circuit into a designated byte position.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3091984A JPH04321993A (en) | 1991-04-23 | 1991-04-23 | Storage control device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3091984A JPH04321993A (en) | 1991-04-23 | 1991-04-23 | Storage control device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04321993A true JPH04321993A (en) | 1992-11-11 |
Family
ID=14041745
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3091984A Withdrawn JPH04321993A (en) | 1991-04-23 | 1991-04-23 | Storage control device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04321993A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5972176A (en) * | 1997-10-03 | 1999-10-26 | 3M Innovative Properties Company | Corona treatment of polymers |
-
1991
- 1991-04-23 JP JP3091984A patent/JPH04321993A/en not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5972176A (en) * | 1997-10-03 | 1999-10-26 | 3M Innovative Properties Company | Corona treatment of polymers |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH10505935A (en) | Improved memory architecture and devices, systems and methods utilizing the same | |
JPS5847741B2 (en) | pattern generator | |
US5201058A (en) | Control system for transferring vector data without waiting for transfer end of the previous vector data | |
JPS6216294A (en) | Memory device | |
JPH04321993A (en) | Storage control device | |
JPS6334795A (en) | Semiconductor storage device | |
JP3245488B2 (en) | List vector processing device | |
JP2723843B2 (en) | Dual port memory control circuit | |
EP0500383A2 (en) | Data processing system | |
JPH01119823A (en) | First-in first-out storage device | |
JP2545719Y2 (en) | Memory test data selection circuit | |
JPH0719221B2 (en) | Memory control method | |
JPH0255822B2 (en) | ||
JP2591928B2 (en) | Cache storage circuit | |
JPH06318162A (en) | Memory device | |
JPS61250729A (en) | Shifter circuit | |
JPH04274082A (en) | Semiconductor memory device | |
JPH0830434A (en) | Memory access controller | |
JPH0628204A (en) | Register protecting circuit | |
JPH0756807A (en) | Automatic memory bank switching system | |
JPH04225453A (en) | Data processor | |
JPH04326151A (en) | Buffer control circuit | |
JPS62196746A (en) | Memory integrated circuit | |
JPH05204847A (en) | Data transfer controller | |
JPS6116364A (en) | Vector data processor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |