JPH0125985Y2 - - Google Patents

Description

【考案の詳細な説明】[Detailed explanation of the idea]

本考案はプラズマ・デイスプレイ・パネル（以
下PDPと略す）の駆動回路の改良に関する。 PDPは多数本のＸ電極と多数本のＹ電極とを、
放電空間を挟んでマトリクス状に配列せしめ、駆
動された任意のＸ電極と駆動された任意のＹ電極
の交点に位置する、画素対応のセルに放電を生ぜ
しめ、所望の放電画素を発光させることによつ
て、所望のキヤラクタあるいはパターンを発光表
示することのできる装置であり、例えばコンピユ
ータシステムにおける周辺端末表示デバイスとし
て利用される。 そして第１図に示すような桁D₁〜D₄とセグメ
ント電極S_A〜S_Cよりなる表示構成の交流形PDP
をリフレツシユ点灯する場合通常第２図に示した
ような電圧波形を用いる。第２図の波形は第１図
のハツチングを入れた各セグメントが点灯してい
るものとした場合に対応するものでV_D1〜V_D4は
桁電圧、V_SA〜V_SCはセグメント電圧であつてそ
れぞれ第１図の桁D₁〜D₄、セグメント電極S_A〜
S_Cに印加される。この場合桁電圧はD₁よりD₄ま
で時分割されており、第２図の如く時刻t₀〜t₁間
は桁D₁に桁電圧V_D1が印加される。このときセグ
メント電極にはV_SAとV_SBが印加されるので第１
図のセグメント１および２が発光する。次の時刻
t₁〜t₂間は桁D₂に桁電圧V_D2とセグメント電極に
V_SAが印加されるのでセグメント３が発光する。
このようにして桁D₃のセグメント４および５、
桁D₄のセグメント６が順次発光し、再び桁D₁に
戻り発光を繰返す。 このような波形を発生するためのドライバー回
路例を第３図に示し、各ドライバーへの入力信号
を第４図に示す。第３図の符号７はPDPパネル、
８は桁ドライバー群、９はセグメントドライバー
群、V_Dは電源である。この各ドライバー群８，
９の各入力端子d₁〜d₄及びS_a〜S_cに入力される信
号IND₁〜IND₄，INS_A〜INS_Cは第４図の如く高
速クロツクパルスでサンプリングしたものであ
る。このため上述のドライバー構成においては高
速クロツクパルスと表示情報信号（桁及びセグメ
ントデータ）とのアンドゲートを必要とする。と
ころがPDPが例えば40文字12行の配列表示を行
ない、１文字が７×９ドツトであるとすると桁は
40×７＝280ライン、セグメントは12×９＝108ラ
インの大量のゲートを必要とすることになる。こ
のためこのゲートを簡略化した回路の開発が要請
されている。本考案はこの要請に基づいて案出さ
れたものである。 このため本考案においては、放電空間を挟んで
マトリクス状に配列された複数本のＸ電極および
Ｙ電極の各々を駆動する桁ドライバーおよびセグ
メントドライバーを有してなる交流形プラズマ・
デイスプレイ・パネルの駆動回路において、それ
ぞれの和が前記Ｘ電極およびＹ電極間に放電を起
させるに十分な電圧と、表示発光に十分な輝度を
実現できる周波数を有するパルスを発生するパワ
ークロツク回路と、桁およびセグメントを選択で
きる桁およびセグメントドライバー群より構成さ
れ、該ドライバー回路は表示情報信号により動作
する第１のトランジスタと、該第１のトランジス
タと直列に接続され、前記高圧のパワークロツク
信号のスイツチングを行なう第２のトランジスタ
から構成され、該第２のトランジスタのエミツタ
とコレクタ間にダイオードが並列接続されている
ことを特徴とするものである。 以下添付図面に基づいて本考案の実施例につき
詳細に説明する。 第５図に実施例の構成図を示す。図において符
号１１はPDP、１２は桁ドライバー群、１３は
セグメントドライバー群であつて、この桁ドライ
バー群１２とセグメントドライバー群１３との間
にパワークロツク１４が接続されている。このパ
ワークロツク１４からは第８図に示す如くφ_Dは
マイナス、φ_Sはプラスで互に同相の高周波パルス
（１例として40kHz90ボルト）が出力される。 また桁ドライバー群１２の各ドライバー回路は
第６図に示すように、表示情報の低圧駆動入力信
号IND₁により動作する第１のトランジスタT_r1
と、該トランジスタと直列に接続され、且つパワ
ークロツク信号φ_Dのスイツチングを行なう第２
のトランジスタT_r2とで構成され、セグメントド
ライバー群１３の各ドライバー回路は第７図に示
すように表示情報の低圧駆動入力信号INS_Aによ
り動作する第１のトランジスタT_r3と、該トラン
ジスタと直列に接続され、且つパワークロツク信
号φ_Sのスイツチングを行なう第２のトランジスタ
T_r4とで構成されている。 このように構成された本実施例回路の動作を次
に説明する。第６図は桁ドライバー群のうちの１
つを抜き出して示したものであり、２個のpnpト
ランジスタT_r1およびT_r2によりゲート回路が構
成され、その入力端子d₁に表示情報信号IND₁が
入力され、他方のパワークロツクに接続される入
力端子１６には高周波パルスφ_Dが入力される。
そして出力端子１７にはV_D1なる信号が出力され
るが、この出力信号V_D1は表示情報信号IND₁の有
無及びφ_DパルスによりトランジスタT_r1，T_r2が
ON，OFFして第１表の如く変化する。但しφ_D＝
−90ボルトとした。 The present invention relates to improvement of a drive circuit for a plasma display panel (hereinafter abbreviated as PDP). PDP has many X electrodes and many Y electrodes,
To generate discharge in cells corresponding to pixels arranged in a matrix with a discharge space in between and located at the intersection of any driven X electrode and any driven Y electrode, and cause a desired discharge pixel to emit light. This device is capable of displaying a desired character or pattern by emitting light, and is used, for example, as a peripheral terminal display device in a computer system. And an AC type PDP with a display configuration consisting of digits D ₁ to D ₄ and segment electrodes S _A to S _C as shown in Figure 1.
When refreshing the light, a voltage waveform as shown in FIG. 2 is usually used. The waveforms in Figure 2 correspond to the case where each hatched segment in Figure 1 is lit, where V _D1 to V _D4 are digit voltages, and V _SA to V _SC are segment voltages. Digits D ₁ to D ₄ and segment electrodes S _A to D 4 in FIG. 1, respectively.
Applied to _SC . In this case, the digit voltage is time-divided from _D1 to _D4 , and the digit voltage V _D1 is applied to the digit _D1 between times _t0 and _t1 as shown in FIG. At this time, V _SA and V _SB are applied to the segment electrodes, so the first
Segments 1 and 2 in the diagram are illuminated. next time
Between t ₁ and t ₂ , the digit voltage V _D2 is applied to the digit D ₂ and the segment electrode is
Since V _SA is applied, segment 3 emits light.
Thus segments 4 and 5 of digit D ₃ ,
Segment 6 of digit D ₄ emits light in sequence, returns to digit D ₁ again, and repeats the light emission. An example of a driver circuit for generating such a waveform is shown in FIG. 3, and input signals to each driver are shown in FIG. The code 7 in Figure 3 is a PDP panel,
8 is a digit driver group, 9 is a segment driver group, and V _D is a power supply. Each driver group 8,
The signals IND ₁ -IND ₄ and INS _A -INS _C input to the respective input terminals d ₁ -d ₄ and S _a -S _c of 9 are sampled with high-speed clock pulses as shown in FIG. Therefore, the driver configuration described above requires an AND gate between the high speed clock pulse and the display information signal (digit and segment data). However, if the PDP displays, for example, an array of 40 characters in 12 lines, and one character is 7 x 9 dots, the digits are
40 x 7 = 280 lines, a segment would require a large number of gates, 12 x 9 = 108 lines. Therefore, there is a demand for the development of a circuit with a simplified gate. The present invention was devised based on this request. For this reason, in the present invention, an alternating-current plasma generator comprising a digit driver and a segment driver for driving each of a plurality of X electrodes and Y electrodes arranged in a matrix with a discharge space in between.
A power clock circuit that generates pulses whose sum has a voltage sufficient to cause a discharge between the X electrode and the Y electrode and a frequency sufficient to achieve luminance sufficient for display light emission in a display panel drive circuit; The driver circuit is composed of a group of digit and segment drivers capable of selecting digits and segments, and the driver circuit includes a first transistor operated by a display information signal, and a driver circuit connected in series with the first transistor to switch the high voltage power clock signal. The second transistor is characterized in that a diode is connected in parallel between the emitter and collector of the second transistor. Embodiments of the present invention will be described in detail below with reference to the accompanying drawings. FIG. 5 shows a configuration diagram of the embodiment. In the figure, reference numeral 11 is a PDP, 12 is a digit driver group, and 13 is a segment driver group, and a power clock 14 is connected between the digit driver group 12 and the segment driver group 13. As shown in FIG. 8, the power clock 14 outputs high frequency pulses (40kHz, 90V, as an example) in phase with each other, with _φD being negative and _φS being positive. In addition, each driver circuit of the digit driver group 12 has a first transistor T _r1 operated by a low voltage drive input signal IND ₁ of display information, as shown in FIG.
and a second transistor connected in series with the transistor and switching the power clock signal _φD .
As shown in FIG. 7, each driver circuit of the segment driver group 13 includes a first transistor T _r3 operated by a low-voltage drive input signal INS _A of display information, and a first transistor T _r3 in series with the transistor T r2. a second transistor that is connected and switches the power clock signal _φS ;
It is composed of T _r4 . The operation of the circuit of this embodiment configured in this manner will be described next. Figure 6 shows one of the girder driver groups.
Two pnp transistors T _r1 and T _r2 constitute a gate circuit, and the display information signal IND ₁ is input to its input terminal d ₁ , and the input connected to the other power clock. A high frequency pulse φ _D is input to the terminal 16 .
Then, a signal V _D1 is output to the output terminal 17, and this output signal V _D1 changes the transistors T _r1 and T _r2 depending on the presence or absence of the display information signal IND ₁ and the φ _D pulse.
Turns ON and OFF and changes as shown in Table 1. However, φ _D =
-90 volts.

【表】 即ち、出力V_D1は表示情報信号IND₁の有つたと
きのみφ_Dの高周波パルスを出力する。従つて桁
ドライバー群よりは第８図のタイミング図に示す
如く、表示情報信号IND₁〜IND₄とパワークロツ
ク出力φ_Dとが合成されて出力電圧V_D1〜V_D4が出
力されPDPに印加される。 他方第７図はセグメントドライバー群のうちの
１回路を示したものであるが、これは２個のnpn
トランジスタT_r3およびT_r4によりゲート回路が
構成され、その入力端子S_aには表示情報信号
INS_Aが入力され、他方の入力端子１９にはパワ
ークロツクより高周波パルスφ_Sが入力される。そ
して出力端子２０には出力信号V_SAが出力され
る。この出力信号V_SAは第２表の如く変化する。
但しφ_Sは＋90ボルトとする。[Table] That is, the output V _D1 outputs a high frequency pulse of φ _D only when the display information signal IND ₁ is present. Therefore, as shown in the timing diagram of FIG. 8, the digit driver group synthesizes the display information signals IND ₁ to IND ₄ and the power clock output φ _D and outputs the output voltages V _D1 to V _D4 , which are applied to the PDP. . On the other hand, Figure 7 shows one circuit of the segment driver group, which consists of two npn
A gate circuit is configured by transistors T _r3 and T _r4 , and a display information signal is input to its input terminal S _a .
INS _A is input, and the other input terminal 19 receives a high frequency pulse φ _S from the power clock. Then, an output signal V _SA is output to the output terminal 20. This output signal V _SA changes as shown in Table 2.
However, _φS is +90 volts.

【表】 即ち、出力V_SAは桁ドライバーと同様に表示情
報信号INS_Aのあつたときのみφ_Sの高周波パルス
を出力する。従つてセグメントドライバー群より
は第８図に示す如く表示情報信号S_A〜S_Cとパワ
ークロツク出力φ_Sとが合成されて出力電圧V_SA〜
V_SCが出力されPDPに印加される。これにより
PDPは、桁ドライバーにより−90ボルトを印加
され、セグメントドライバーにより＋90ボルトを
印加されたセグメントは180ボルトが印加される
ことになり、放電が行なわれて点灯する。このよ
うにして第８図の出力電圧V_D1〜V_D4およびV_SA〜
V_SCにより第５図のPDPパネル１１のハツチング
を施したセグメントが点灯する。 第９図はパワークロツクの構成例を示したもの
である。これは発振器２１の出力φおよびによ
り２個のゲート回路２２，２３を駆動するように
構成したものであつてその出力φ_D，φ_Sは第１０
図に示す如くになる。 また第１１図はパワークロツクの他の構成例を
示したものであつて、発振器２１によりトランジ
スタ２４を駆動し、その出力をパルストランス２
５により昇圧し、出力φ_D，φ_Sを得るようにした
ものである。 以上の如く構成され、動作を行なう本考案の
PDPの駆動回路は次の如き利点を有する。その
第１は低速の表示情報信号（桁及びセグメント信
号）と高速のPDP用クロツクパルスとのミキシ
ング（通常ANDゲートによる）が不要となる。
第２は表示情報信号をPDP用クロツクとの同期
が不要となり桁信号の切換り時のブランキングが
不要となる。第３は第１１図に示したパワークロ
ツクを用いた場合にはトランス２５の巻線比Ｎを
あげることにより、外部より供給する直流電圧が
低電圧でもPDP駆動用電圧を容易に実現できる
ため、電源回路のコストダウンが可能となること
である。[Table] That is, like the digit driver, the output V _SA outputs a high frequency pulse of φ _S only when the display information signal INS _A is received. Therefore, as shown in FIG. 8, from the segment driver group, the display information signals S _A to S _C and the power clock output φ _S are combined to produce an output voltage V _SA to
V _SC is output and applied to the PDP. This results in
To the PDP, -90 volts are applied by the digit driver, and 180 volts are applied to the segments to which +90 volts are applied by the segment driver, causing discharge and lighting. In this way, the output voltages V _D1 to V _D4 and V _SA to
The hatched segment of the PDP panel 11 in FIG. 5 lights up due to V _SC . FIG. 9 shows an example of the configuration of a power clock. This is configured so that two gate circuits 22 and 23 are driven by the output φ of the oscillator 21, and the outputs φ _D and φ _S are the 10th gate circuit.
The result will be as shown in the figure. FIG. 11 shows another configuration example of the power clock, in which an oscillator 21 drives a transistor 24 and its output is sent to a pulse transformer 24.
5 to obtain outputs φ _D and φ _S. The present invention is constructed and operates as described above.
The PDP drive circuit has the following advantages. First, it eliminates the need for mixing low-speed display information signals (digit and segment signals) with high-speed PDP clock pulses (usually by an AND gate).
Second, there is no need to synchronize the display information signal with the PDP clock, and blanking when switching digit signals is no longer necessary. Thirdly, when using the power clock shown in Fig. 11, by increasing the turns ratio N of the transformer 25, the PDP driving voltage can be easily achieved even if the externally supplied DC voltage is low. This makes it possible to reduce the cost of the circuit.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はPDP構成の１例の説明図、第２図は
第１図のPDPに印加する電圧波形のタイミング
図、第３図はPDPの駆動回路の従来例の回路図、
第４図はその入力信号のタイミング図、第５図は
本考案にかかる実施例のPDPの駆動回路の回路
図、第６図および第７図は第５図のそれぞれ桁ド
ライバー及びセグメントドライバーの回路図、第
８図は本考案にかかるPDPの駆動回路の入力信
号、パワークロツク信号、出力電圧の各タイミン
グ図、第９図はパワークロツクの構成例の回路
図、第１０図はその出力波形のタイミング図、第
１１図はパワークロツクの他の構成例の回路図で
ある。 １１……PDPパネル、１２……桁ドライバー
群、１３……セグメントドライバー群、１４……
パワークロツク、d₁〜d₄……桁ドライバーの入力
端子、S_a〜S_c……セグメントドライバーの入力端
子。 FIG. 1 is an explanatory diagram of an example of a PDP configuration, FIG. 2 is a timing diagram of a voltage waveform applied to the PDP in FIG. 1, and FIG. 3 is a circuit diagram of a conventional example of a PDP drive circuit.
FIG. 4 is a timing diagram of the input signal, FIG. 5 is a circuit diagram of a PDP drive circuit according to an embodiment of the present invention, and FIGS. 6 and 7 are circuits of the digit driver and segment driver of FIG. 5, respectively. 8 is a timing diagram of the input signal, power clock signal, and output voltage of the PDP drive circuit according to the present invention, FIG. 9 is a circuit diagram of a configuration example of the power clock, and FIG. 10 is a timing diagram of its output waveform. , FIG. 11 is a circuit diagram of another example of the configuration of the power clock. 11...PDP panel, 12...digit driver group, 13...segment driver group, 14...
Power clock, d ₁ - d ₄ ... digit driver input terminals, S _a - S _c ... segment driver input terminals.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 放電空間を挟んでマトリスク状に配列された複
数本のＸ電極およびＹ電極の各々を駆動する桁ド
ライバーおよびセグメントドライバーを有してな
る交流形プラズマ・デイスプレイ・パネルの駆動
回路において、それぞれの和が前記Ｘ電極および
Ｙ電極間に放電を起させるに十分な電圧と、表示
発光に十分な輝度を実現できる周波数を有するパ
ルスを発生するパワークロツク回路と、桁および
セグメントを選択できる桁およびセグメントドラ
イバー群より構成され、該ドライバー回路は表示
情報信号により動作する第１のトランジスタと、
該第１のトランジスタと直列に接続され、前記高
圧のパワークロツク信号のスイツチングを行なう
第２のトランジスタから構成され、該第２のトラ
ンジスタのエミツタとコレクタ間にダイオードが
並列接続されていることを特徴とするプラズマ・
デイスプレイ・パネルの駆動回路。 In a drive circuit for an AC plasma display panel that has a digit driver and a segment driver that drive each of a plurality of X electrodes and Y electrodes arranged in a matrix shape with a discharge space in between, the sum of each is A power clock circuit that generates a pulse having a voltage sufficient to cause discharge between the X electrode and the Y electrode and a frequency sufficient to achieve luminance sufficient for display light emission, and a group of digit and segment drivers that can select digits and segments. configured, the driver circuit includes a first transistor operated by a display information signal;
The second transistor is connected in series with the first transistor and switches the high-voltage power clock signal, and a diode is connected in parallel between the emitter and collector of the second transistor. Plasma to
Display panel drive circuit.