JPH01238000A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔ヰ既　　要〕 半導体記憶装置に関し、 メモリ素子の′−次試験において、中間的な不良品を的
確に検出できるようにすることを目的とし、電源電圧を
供給する電源ラインにプルアップトランジスタを介して
接続され、データトランスファトランジスタを介してセ
ンスアンプに導出されたビット線と、該ビット線と交差
するワード線との各交点に記憶セルが配設されてなる構
成において、前記電源ラインとビット線との間に、前記
プルアップトランジスタとは異なるプルアップトランジ
スタを配設し、前記ビット線とグラウンドとの間にプル
ダウントランジスタを配設するとともに、該プルアップ
トランジスタおよびプルダウントランジスタをそれぞれ
導通状態とするための信号を供給する信号線を、それぞ
れ対応するボンディング用のバンドに導出した構成とす
る。

〔産業上の利用分野〕

本発明は半導体記憶装置に関する。

〔従来の技術〕

最近のメモリ素子は大容量化が進み、−次試験（ウェー
ハ上で良品／不良品を分類する試験）に非常に長時間を
要する趨性にある。

しかし製造工程上試験に長時間を費やすことはできず、
その分試験を簡単化し、時間がかからない試験をせざる
を得ない。

第２図はＳＲＡＭ（スタティック・ＲＡＭ）の構成を示
す回路図で、同図により上記−次試験の問題点を説明す
る。

同図中央部の符号１で示す部分が１個のセルであって、
これが１ビツトに対応する。Ｑ１、Ｑ２がビット線ＢＬ
、ＢＬをプルアップするプルアップトランジスタ、ＷＬ
は行アドレス（Ｒｏ−Ａｄｄｒｅｓｓ）からデコードさ
れた行（Ｒｏｗ）を選択するワード線、ＣＤは桁アドレ
ス（Ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓ）からデコードされ
た桁（Ｃｏｌｕｍｎ）を選択するカラム線である。

この桁線ＣＤのトランジスタＱ５．Ｑ６を通じてセル情
報はパ゛ス線３、Ｂを通り、センスアンプＳに入り、ひ
いては出力として取り出される。

上記構成の回路でワード線ＷＬが“Ｈ’　の時に読み出
しくＲｅａｄ）が行われる。ビット線ＢＬおよびＢＬの
電位はほぼＶ　ｃ　ｃ　／　２位であって、セル１の内
容が“Ｈ“であるかＬ′であるかに応じて両者の電位が
わずかに“Ｈ’または“Ｌ。

に遷移し、ＢＬ、ＢＬに電位差ができる。

この時、ＢＬ、ＢＬ　　のレベルが低すぎると、セルに
“Ｌ′を書き込む状態に似てくる。また、高すぎるとセ
ルが小さいだけに、なかなかビット線に電位差が生じず
、読み出しが遅れる。

そのため設計時には、注意を払ってビット線電位の最良
点を探す。逆に言うと、ビット線のレベルがずれるとセ
ルへの負担が重くなり、弱いセルは読みだしできない等
の動作不良が生じてくる。

セルが明確な不良である場合には容易に検知できるが、
良否すれすれのセルでを検出するには、セルデータとア
ドレッシングを工夫した試験を行うことにより、不良の
除去に努めている。

〔発明が解決しようとする課題〕

従って一次試験を簡単化すると、合格ラインすれすれの
不良セルを検出できずに最終試験まで送られてしまい、
これが最終試験で不良となるので、最終試験（組み立て
られた後の出荷前試験）の歩留が低下するという問題が
ある。

そのため、的確且つ効率の良い一次試験を可能とするこ
とが要望されている。

本発明は、メモリ素子の一次試験において、中間的な不
良品を的確に検出できるようにすることを目的とする。

〔課題を解決するための手段〕

本発明は、−次試験時のみビット線ＢＬ、ＢＬ′を強制
的にプルアップまたはプルダウンするための手段を敷設
することにより、セルまわりの回路に生じた微妙な不具
合を、−次試験で容易に検出可能としたもので、電源電
圧Ｖｃｃを供給する電源ライン２とピッＩ・線ＢＬ、Ｂ
Ｌとの間にプルアップトランジスタＱ３．Ｑ４を設番ノ
るとともに、ビット線ＢＬ、ＢＬとグラウンドとの間に
プルダウントランジスタＱ７．ＱＢを設け、且つ、上記
プルアップトランジスタＱ３．Ｑ４ならびにプルダウン
トランジスタＱ７．Ｑ８にそれぞれ信号を供給する信号
線を、それぞれに対応するパッドＰ１、Ｐ２に導出した
ものである。

〔作　用〕

一次試験時に、バンドＰ１或いはＰ２に電圧を印加する
ことによって、Ｖｃｃを変化させることなく、ビット線
ＢＬ、丁■の電位を」二げ下げすることができるので、
多種の試験条件を実現することができ、時間を掛けず出
も、より厳しい試験条件を加えて一次試験を実行できる
。

〔実　施　例〕

以下本発明の一実施例を第１図を参照して説明する。

第２図は本発明の一実施例の構成を示す図で、前記第１
図と同一部分は同一符号を付して示しである。本実施例
の半導体記憶装置は、従来の構成に、電源電圧Ｖｃｃを
供給する電源ライン２と、ビット線ＢＬ、ＢＬとの間に
プルアップトランジスタＱ３．Ｑ４を、マタに記’＝　
ット＆’ｉＢ　Ｌ、　　Ｂ　Ｌとグラウンドとの間にプ
ルダウントランジスタＱ７、ＱＢを設け、更に上記プル
アンプトランジスタＱ３．Ｑ４のゲートをボンディング
用のパッドＰＬに、プルダウントランジスタＱ７．ＱＢ
のゲートを同じくボンディング用のバッドＰ２に導出し
たものである。

本実施例はこのような構成としたことにより、−次試験
を行う際にパッドＰｉ、Ｐ２にそれぞれ電圧を印加して
、ビットラインＢＬ、ＢＬをそれぞれプルアップ或いは
プルダウンすることによって、不良品の検出力を高める
ことができる。

以下その試験時の動作について説明する。

−ヒ述のように構成した本実施例においては、パッドＰ
１に電圧を印加することにより、プルアップトランジス
タＱ３．Ｑ４を導通させ、ピント線ＢＬ、ＢＬの電位を
上昇させることができ、バッドＰ２に電圧を印加するこ
とにより、プルダウントランジスタＱ７．ＱＢを導通さ
せ、ピッ１−線ＢＬ、ＢＬの電位を低下させることがで
きる。

これを利用して一次試験時にバッドＰ１およびバッドＰ
２に電圧を印加することにより、通常の　　　−試験条
件に加えてビットラインＢＬ、ＢＬの電位を上昇および
低下させることができ、従って電源電圧Ｖｃｃが正規の
電圧の時は不良とはならなくでも、電圧が変動した場合
に不良となるような、合格ラインすれすれのものを、的
確に検出することが可能である。

以上の如く本実施例では、ビット線ＢＩ１．ＢＬの電位
を、設計時の設定レベルから任意に上げ下げして、通常
より厳しいレベルで一次試験が可能となり、不良品を効
果的に除去できる。

組み立ての際にはパッドＰ１、Ｐ２を、グラウンド電位
に接続しプルアップトランジスタＱ３゜Ｑ４およびプル
ダウントランジスタＱ７．Ｑ８をオフ状態とすることに
より、実際の使用時の動作に悪影響を及ぼすことはない
。

従来はＶｃｃを高くしたり低くしたりしてビット線ＢＬ
、Ｂ丁の電位を変化させて試験していたため、ビット線
ＢＬ、ＢＬの電位はＶｃｃに比例関係で変化していたが
、本実施例では、Ｖｃｃが高くてビット線ＢＬ、ＢＬの
電位が低いというような状態や、この反対の状態等のＶ
ｃｃに比例関係にない状態をも作ることができ、実際の
使用時に起こり得る多種の試験条件で一次試験を実行で
きるという利点がある。

〔発明の効果〕

以上説明した如く本発明によれば、簡単な構造で一次試
験における不良品の検出率を高めることが可能となる。

【図面の簡単な説明】

第１図は本発明一実施例の構成説明図、第２図は従来の
問題点を示す図である。 図において、１はセル、Ｑ３．Ｑ４はプルアップトラン
ジスタ、Ｑ７．ＱＢはプルダウントランジスタ、ＢＬ、
ＢＬはビット線、Ｐａ、、Ｐ２はパ２　ｔｉ−塗うヂレ ０３．０４　　：　７すＬ７・ッ７・トラ＞シ“ズ７Ｑ
７、０８　：　Ｖ”ルアー′７＞ドア〉ジ゛スク、ｉ−
＊ｉ３ノイー＊にイｖｉ端ＡｊｔｐＲｒＡ第１図 ２ｖンノ；；；＝プーイ）・ 嗟束り内〃妄７１明劉 第２図

Claims (1)

1. 【特許請求の範囲】 電源電圧（Ｖ＿Ｃ＿Ｃ）を供給する電源ライン（２）に
   プルアップトランジスタ（Ｑ１、Ｑ２）を介して接続さ
   れ、データトランスファトランジスタ（Ｑ５、Ｑ６）を
   介してセンスアンプ（Ｓ）に導出されたビット線（ＢＬ
   、■）と、該ビット線と交差するワード線（ＷＬ）との
   各交点に記憶セル（１）が配設されてなる構成において
   、 前記電源ライン（２）とビット線（ＢＬ、■）との間に
   、前記プルアップトランジスタ（Ｑ１、Ｑ２）とは異な
   るプルアップトランジスタ（Ｑ３、Ｑ４）を配設し、前
   記ビット線とグラウンドとの間にプルダウントランジス
   タ（Ｑ７、Ｑ８）を配設するとともに、 該プルアップトランジスタ（Ｑ３、Ｑ４）およびプルダ
   ウントランジスタ（Ｑ７、Ｑ８）をそれぞれ導通状態と
   するための信号を供給する信号線を、それぞれ対応する
   パッド（Ｐ１、Ｐ２）に導出したことを特徴とする半導
   体記憶装置。