JPH01238000A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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- JPH01238000A JPH01238000A JP63066102A JP6610288A JPH01238000A JP H01238000 A JPH01238000 A JP H01238000A JP 63066102 A JP63066102 A JP 63066102A JP 6610288 A JP6610288 A JP 6610288A JP H01238000 A JPH01238000 A JP H01238000A
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
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- Static Random-Access Memory (AREA)
Abstract
Description
【発明の詳細な説明】
〔ヰ既 要〕
半導体記憶装置に関し、
メモリ素子の′−次試験において、中間的な不良品を的
確に検出できるようにすることを目的とし、電源電圧を
供給する電源ラインにプルアップトランジスタを介して
接続され、データトランスファトランジスタを介してセ
ンスアンプに導出されたビット線と、該ビット線と交差
するワード線との各交点に記憶セルが配設されてなる構
成において、前記電源ラインとビット線との間に、前記
プルアップトランジスタとは異なるプルアップトランジ
スタを配設し、前記ビット線とグラウンドとの間にプル
ダウントランジスタを配設するとともに、該プルアップ
トランジスタおよびプルダウントランジスタをそれぞれ
導通状態とするための信号を供給する信号線を、それぞ
れ対応するボンディング用のバンドに導出した構成とす
る。[Detailed Description of the Invention] [Previous Requirements] With respect to semiconductor memory devices, the purpose of this invention is to accurately detect intermediate defective products in the next test of memory elements. In a configuration in which a memory cell is arranged at each intersection of a bit line connected to a line via a pull-up transistor and led out to a sense amplifier via a data transfer transistor, and a word line that intersects the bit line. , a pull-up transistor different from the pull-up transistor is disposed between the power supply line and the bit line, a pull-down transistor is disposed between the bit line and ground, and the pull-up transistor and the pull-down A configuration is adopted in which signal lines for supplying signals for making each transistor conductive are led out to respective corresponding bonding bands.
本発明は半導体記憶装置に関する。 The present invention relates to a semiconductor memory device.
最近のメモリ素子は大容量化が進み、−次試験（ウェー
ハ上で良品／不良品を分類する試験）に非常に長時間を
要する趨性にある。Recent memory devices have become larger in capacity, and there is a trend in which subsequent tests (tests for classifying good/defective products on a wafer) require a very long time.
しかし製造工程上試験に長時間を費やすことはできず、
その分試験を簡単化し、時間がかからない試験をせざる
を得ない。However, due to the manufacturing process, it is not possible to spend a long time on testing.
Therefore, we have no choice but to simplify the test and make it less time consuming.
第２図はＳＲＡＭ（スタティック・ＲＡＭ）の構成を示
す回路図で、同図により上記−次試験の問題点を説明す
る。FIG. 2 is a circuit diagram showing the structure of an SRAM (static RAM), and the problems of the above-mentioned - next test will be explained with reference to this diagram.
同図中央部の符号１で示す部分が１個のセルであって、
これが１ビツトに対応する。Ｑ１、Ｑ２がビット線ＢＬ
、ＢＬをプルアップするプルアップトランジスタ、ＷＬ
は行アドレス（Ｒｏ−Ａｄｄｒｅｓｓ）からデコードさ
れた行（Ｒｏｗ）を選択するワード線、ＣＤは桁アドレ
ス（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ）からデコードされ
た桁（Ｃｏｌｕｍｎ）を選択するカラム線である。The part indicated by code 1 in the center of the figure is one cell,
This corresponds to 1 bit. Q1 and Q2 are bit lines BL
, a pull-up transistor that pulls up BL, WL
CD is a word line that selects a row decoded from a row address (Ro-Address), and CD is a column line that selects a digit (Column) decoded from a digit address (Column Address).
この桁線ＣＤのトランジスタＱ５．Ｑ６を通じてセル情
報はパ゛ス線３、Ｂを通り、センスアンプＳに入り、ひ
いては出力として取り出される。Transistor Q5 of this digit line CD. Through Q6, the cell information passes through the pass lines 3 and B, enters the sense amplifier S, and is then taken out as an output.
上記構成の回路でワード線ＷＬが“Ｈ’ の時に読み出
しくＲｅａｄ）が行われる。ビット線ＢＬおよびＢＬの
電位はほぼＶ ｃ ｃ ／ ２位であって、セル１の内
容が“Ｈ“であるかＬ′であるかに応じて両者の電位が
わずかに“Ｈ’または“Ｌ。In the circuit with the above configuration, reading is performed when the word line WL is "H".The potentials of the bit lines BL and BL are approximately Vcc/2, and the content of cell 1 is "H". The potential of both is slightly "H" or "L" depending on whether it is "H" or "L".
に遷移し、ＢＬ、ＢＬに電位差ができる。, and a potential difference is created between BL and BL.
この時、ＢＬ、ＢＬ のレベルが低すぎると、セルに
“Ｌ′を書き込む状態に似てくる。また、高すぎるとセ
ルが小さいだけに、なかなかビット線に電位差が生じず
、読み出しが遅れる。At this time, if the levels of BL and BL are too low, it will be similar to writing "L' into the cell. If it is too high, it will be difficult to create a potential difference on the bit line because the cell is small, and reading will be delayed.
そのため設計時には、注意を払ってビット線電位の最良
点を探す。逆に言うと、ビット線のレベルがずれるとセ
ルへの負担が重くなり、弱いセルは読みだしできない等
の動作不良が生じてくる。Therefore, during design, care must be taken to find the best point for the bit line potential. In other words, if the level of the bit line shifts, the load on the cell increases, and weak cells may suffer from malfunctions such as being unable to read data.
セルが明確な不良である場合には容易に検知できるが、
良否すれすれのセルでを検出するには、セルデータとア
ドレッシングを工夫した試験を行うことにより、不良の
除去に努めている。If the cell is clearly defective, it can be easily detected;
In order to detect cells that are on the verge of failure, efforts are being made to eliminate defects by conducting tests with devised cell data and addressing.
従って一次試験を簡単化すると、合格ラインすれすれの
不良セルを検出できずに最終試験まで送られてしまい、
これが最終試験で不良となるので、最終試験（組み立て
られた後の出荷前試験）の歩留が低下するという問題が
ある。Therefore, if the primary test is simplified, defective cells that are close to the passing line will not be detected and will be sent to the final test.
Since this results in a failure in the final test, there is a problem in that the yield in the final test (test after assembly and before shipment) decreases.
そのため、的確且つ効率の良い一次試験を可能とするこ
とが要望されている。Therefore, it is desired to be able to perform an accurate and efficient primary test.
本発明は、メモリ素子の一次試験において、中間的な不
良品を的確に検出できるようにすることを目的とする。An object of the present invention is to enable intermediate defective products to be accurately detected in a primary test of a memory element.
本発明は、−次試験時のみビット線ＢＬ、ＢＬ′を強制
的にプルアップまたはプルダウンするための手段を敷設
することにより、セルまわりの回路に生じた微妙な不具
合を、−次試験で容易に検出可能としたもので、電源電
圧Ｖｃｃを供給する電源ライン２とピッＩ・線ＢＬ、Ｂ
Ｌとの間にプルアップトランジスタＱ３．Ｑ４を設番ノ
るとともに、ビット線ＢＬ、ＢＬとグラウンドとの間に
プルダウントランジスタＱ７．ＱＢを設け、且つ、上記
プルアップトランジスタＱ３．Ｑ４ならびにプルダウン
トランジスタＱ７．Ｑ８にそれぞれ信号を供給する信号
線を、それぞれに対応するパッドＰ１、Ｐ２に導出した
ものである。The present invention makes it easy to solve subtle defects in the circuits surrounding the cells by installing a means for forcibly pulling up or pulling down the bit lines BL and BL' only during the next test. The power supply line 2 that supplies the power supply voltage Vcc and the pin I/wires BL and B
A pull-up transistor Q3. Q4 is connected to the bit line BL, and pull-down transistors Q7. QB, and the pull-up transistor Q3. Q4 and pull-down transistor Q7. Signal lines for supplying signals to Q8 are led out to corresponding pads P1 and P2, respectively.
一次試験時に、バンドＰ１或いはＰ２に電圧を印加する
ことによって、Ｖｃｃを変化させることなく、ビット線
ＢＬ、丁■の電位を」二げ下げすることができるので、
多種の試験条件を実現することができ、時間を掛けず出
も、より厳しい試験条件を加えて一次試験を実行できる
。During the primary test, by applying a voltage to band P1 or P2, the potential of bit lines BL and D can be lowered by 2' without changing Vcc.
A wide variety of test conditions can be realized, and even more severe test conditions can be added to perform the primary test without taking much time.
以下本発明の一実施例を第１図を参照して説明する。 An embodiment of the present invention will be described below with reference to FIG.
第２図は本発明の一実施例の構成を示す図で、前記第１
図と同一部分は同一符号を付して示しである。本実施例
の半導体記憶装置は、従来の構成に、電源電圧Ｖｃｃを
供給する電源ライン２と、ビット線ＢＬ、ＢＬとの間に
プルアップトランジスタＱ３．Ｑ４を、マタに記’＝
ット＆’ｉＢ Ｌ、 Ｂ Ｌとグラウンドとの間にプ
ルダウントランジスタＱ７、ＱＢを設け、更に上記プル
アンプトランジスタＱ３．Ｑ４のゲートをボンディング
用のパッドＰＬに、プルダウントランジスタＱ７．ＱＢ
のゲートを同じくボンディング用のバッドＰ２に導出し
たものである。FIG. 2 is a diagram showing the configuration of one embodiment of the present invention.
The same parts as in the figures are indicated by the same reference numerals. The semiconductor memory device of the present embodiment has a conventional configuration in which a pull-up transistor Q3. Write Q4 on Mata'=
Pull-down transistors Q7 and QB are provided between the output and the ground, and the pull-down transistors Q3. The gate of Q4 is connected to the bonding pad PL, and the pull-down transistor Q7. QB
The gate is also led out to the bonding pad P2.
本実施例はこのような構成としたことにより、−次試験
を行う際にパッドＰｉ、Ｐ２にそれぞれ電圧を印加して
、ビットラインＢＬ、ＢＬをそれぞれプルアップ或いは
プルダウンすることによって、不良品の検出力を高める
ことができる。With this configuration of this embodiment, when performing the next test, voltages are applied to pads Pi and P2, respectively, and bit lines BL and BL are pulled up or down, respectively, thereby detecting defective products. Detection power can be increased.
以下その試験時の動作について説明する。The operation during the test will be explained below.
−ヒ述のように構成した本実施例においては、パッドＰ
１に電圧を印加することにより、プルアップトランジス
タＱ３．Ｑ４を導通させ、ピント線ＢＬ、ＢＬの電位を
上昇させることができ、バッドＰ２に電圧を印加するこ
とにより、プルダウントランジスタＱ７．ＱＢを導通さ
せ、ピッ１−線ＢＬ、ＢＬの電位を低下させることがで
きる。- In this embodiment configured as described above, the pad P
By applying a voltage to pull-up transistor Q3. By making Q4 conductive, the potential of the pinto lines BL, BL can be raised, and by applying a voltage to the pad P2, the pull-down transistors Q7. By making QB conductive, the potentials of the pin 1- lines BL and BL can be lowered.
これを利用して一次試験時にバッドＰ１およびバッドＰ
２に電圧を印加することにより、通常の −試験条
件に加えてビットラインＢＬ、ＢＬの電位を上昇および
低下させることができ、従って電源電圧Ｖｃｃが正規の
電圧の時は不良とはならなくでも、電圧が変動した場合
に不良となるような、合格ラインすれすれのものを、的
確に検出することが可能である。Using this, Bad P1 and Bad P during the first exam
By applying a voltage to 2, it is possible to raise and lower the potential of the bit lines BL and BL in addition to the normal - test conditions. It is possible to accurately detect items that are just close to the pass line, which would become defective if the voltage fluctuated.
以上の如く本実施例では、ビット線ＢＩ１．ＢＬの電位
を、設計時の設定レベルから任意に上げ下げして、通常
より厳しいレベルで一次試験が可能となり、不良品を効
果的に除去できる。As described above, in this embodiment, bit lines BI1. By arbitrarily raising or lowering the potential of BL from the level set at the time of design, it is possible to perform the primary test at a level that is more severe than usual, and defective products can be effectively removed.
組み立ての際にはパッドＰ１、Ｐ２を、グラウンド電位
に接続しプルアップトランジスタＱ３゜Ｑ４およびプル
ダウントランジスタＱ７．Ｑ８をオフ状態とすることに
より、実際の使用時の動作に悪影響を及ぼすことはない
。During assembly, pads P1 and P2 are connected to ground potential, and pull-up transistors Q3, Q4 and pull-down transistors Q7, . By turning off Q8, there is no adverse effect on the operation during actual use.
従来はＶｃｃを高くしたり低くしたりしてビット線ＢＬ
、Ｂ丁の電位を変化させて試験していたため、ビット線
ＢＬ、ＢＬの電位はＶｃｃに比例関係で変化していたが
、本実施例では、Ｖｃｃが高くてビット線ＢＬ、ＢＬの
電位が低いというような状態や、この反対の状態等のＶ
ｃｃに比例関係にない状態をも作ることができ、実際の
使用時に起こり得る多種の試験条件で一次試験を実行で
きるという利点がある。Conventionally, the bit line BL was set by increasing or decreasing Vcc.
, B were tested by changing the potentials, so the potentials of the bit lines BL, BL varied in proportion to Vcc, but in this example, Vcc was high and the potentials of the bit lines BL, BL changed in proportion to Vcc. V in a state such as low or the opposite state, etc.
It has the advantage that it is possible to create a state that is not proportional to cc, and that the primary test can be performed under various test conditions that may occur during actual use.
以上説明した如く本発明によれば、簡単な構造で一次試
験における不良品の検出率を高めることが可能となる。As explained above, according to the present invention, it is possible to increase the detection rate of defective products in the primary test with a simple structure.
第１図は本発明一実施例の構成説明図、第２図は従来の
問題点を示す図である。
図において、１はセル、Ｑ３．Ｑ４はプルアップトラン
ジスタ、Ｑ７．ＱＢはプルダウントランジスタ、ＢＬ、
ＢＬはビット線、Ｐａ、、Ｐ２はパ２ ｔｉ−塗うヂレ
０３．０４ ： ７すＬ７・ッ７・トラ＞シ“ズ７Ｑ
７、０８ ： Ｖ”ルアー′７＞ドア〉ジ゛スク、ｉ−
＊ｉ３ノイー＊にイｖｉ端ＡｊｔｐＲｒＡ第１図
２ｖンノ；；；＝プーイ）・
嗟束り内〃妄７１明劉
第２図FIG. 1 is an explanatory diagram of the configuration of an embodiment of the present invention, and FIG. 2 is a diagram showing problems of the conventional technology. In the figure, 1 is a cell, Q3. Q4 is a pull-up transistor, Q7. QB is a pull-down transistor, BL,
BL is the bit line.
7, 08: V” Lure'7>Door>Disk, i-
*i3 noi* ni vi end AjtpRrA Fig. 1 2vnno;;; = Pooi)・ Within the bounds Delusion 71 Ming Liu Fig. 2
Claims (1)
プルアップトランジスタ（Ｑ１、Ｑ２）を介して接続さ
れ、データトランスファトランジスタ（Ｑ５、Ｑ６）を
介してセンスアンプ（Ｓ）に導出されたビット線（ＢＬ
、■）と、該ビット線と交差するワード線（ＷＬ）との
各交点に記憶セル（１）が配設されてなる構成において
、 前記電源ライン（２）とビット線（ＢＬ、■）との間に
、前記プルアップトランジスタ（Ｑ１、Ｑ２）とは異な
るプルアップトランジスタ（Ｑ３、Ｑ４）を配設し、前
記ビット線とグラウンドとの間にプルダウントランジス
タ（Ｑ７、Ｑ８）を配設するとともに、 該プルアップトランジスタ（Ｑ３、Ｑ４）およびプルダ
ウントランジスタ（Ｑ７、Ｑ８）をそれぞれ導通状態と
するための信号を供給する信号線を、それぞれ対応する
パッド（Ｐ１、Ｐ２）に導出したことを特徴とする半導
体記憶装置。[Claims] Connected to a power supply line (2) that supplies a power supply voltage (V_C_C) via pull-up transistors (Q1, Q2), and connected to a sense amplifier (S) via data transfer transistors (Q5, Q6). The bit line (BL
, ■) and a word line (WL) that intersects the bit line. Pull-up transistors (Q3, Q4) different from the pull-up transistors (Q1, Q2) are arranged between the bit lines, and pull-down transistors (Q7, Q8) are arranged between the bit lines and the ground. , characterized in that signal lines for supplying signals for rendering the pull-up transistors (Q3, Q4) and the pull-down transistors (Q7, Q8) conductive are led to corresponding pads (P1, P2), respectively. semiconductor storage device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066102A JPH01238000A (en) | 1988-03-18 | 1988-03-18 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066102A JPH01238000A (en) | 1988-03-18 | 1988-03-18 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01238000A true JPH01238000A (en) | 1989-09-22 |
Family
ID=13306184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63066102A Pending JPH01238000A (en) | 1988-03-18 | 1988-03-18 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01238000A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0721798A (en) * | 1993-07-01 | 1995-01-24 | Nec Corp | Semiconductor storage device |
| JP2007066392A (en) * | 2005-08-30 | 2007-03-15 | Matsushita Electric Ind Co Ltd | Semiconductor memory device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62202396A (en) * | 1986-02-28 | 1987-09-07 | Toshiba Corp | Static type memory |
-
1988
- 1988-03-18 JP JP63066102A patent/JPH01238000A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62202396A (en) * | 1986-02-28 | 1987-09-07 | Toshiba Corp | Static type memory |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0721798A (en) * | 1993-07-01 | 1995-01-24 | Nec Corp | Semiconductor storage device |
| JP2007066392A (en) * | 2005-08-30 | 2007-03-15 | Matsushita Electric Ind Co Ltd | Semiconductor memory device |
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