JPH0721798A - Semiconductor storage device - Google Patents
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- JPH0721798A JPH0721798A JP5163381A JP16338193A JPH0721798A JP H0721798 A JPH0721798 A JP H0721798A JP 5163381 A JP5163381 A JP 5163381A JP 16338193 A JP16338193 A JP 16338193A JP H0721798 A JPH0721798 A JP H0721798A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にビット線を所定の電位にプリチャージした後メモリ
セルのデータを読出し、これをＣＭＯＳ型のインバータ
で受けて出力する構成の半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device,
In particular, the present invention relates to a semiconductor memory device having a structure in which data in a memory cell is read after precharging a bit line to a predetermined potential, and the data is received and output by a CMOS inverter.
【０００２】[0002]
【従来の技術】従来のこの種の代表的な半導体記憶装置
の第１の例の図５に示す。2. Description of the Related Art A first example of a conventional semiconductor memory device of this type is shown in FIG.
【０００３】この半導体記憶装置は、複数のメモリセル
ＭＣ（図５では１個のみ表示）を配列したメモリセル列
と、このメモリセル列と対応して設けられたビット線Ｂ
Ｌと、複数のメモリセルＭＣそれぞれと対応して設けら
れ選択レベルのとき対応するメモリセルＭＣのデータ入
出力端をビット線ＢＬと接続する複数のワード線ＷＬ及
びスイッチング用のトランジスタＱ１（図５ではそれぞ
れ１つのみ表示）と、ソースをビット線ＢＬの一端と接
続しドレインに電源電位ＶDDを受けゲートにプリチャー
ジ制御信号Φを受けてビット線ＢＬを所定のタイミング
で電源電位ＶDDと接地電位ＧＮＤとの間の所定の電位
（以下中間電位という）にプリチャージするＮチャネル
型のトランジスタＱ１１を備えたプリチャージ回路１
と、電源電位ＶDD点及び接地電位ＧＮＤ点間に直列接続
されゲートをそれぞれビット線ＢＬの他端と接続しドレ
イン共通接続点を出力端とするＮチャネル型及びＰチャ
ネル型のトランジスタＱ３１、Ｑ３２から成るインバー
タを備えビット線ＢＬのレベルと対応した信号（ＯＵ
Ｔ）を出力する出力回路３とを有するシングルエンド型
の構成となっている。In this semiconductor memory device, a memory cell column in which a plurality of memory cells MC (only one is shown in FIG. 5) are arranged, and a bit line B provided corresponding to the memory cell column.
L and a plurality of word lines WL that are provided corresponding to each of the plurality of memory cells MC and connect the data input / output ends of the corresponding memory cells MC to the bit line BL at the selection level and the switching transistor Q1 (FIG. 5). , And the source is connected to one end of the bit line BL, the drain receives the power supply potential V DD , the gate receives the precharge control signal Φ, and the bit line BL is set to the power supply potential V DD at a predetermined timing. A precharge circuit 1 including an N-channel type transistor Q11 that precharges to a predetermined potential (hereinafter referred to as an intermediate potential) with respect to the ground potential GND.
And a power supply potential V DD point and a ground potential GND point, which are connected in series, and whose gates are respectively connected to the other ends of the bit lines BL and whose drain common connection points are output ends, are N-channel and P-channel transistors Q31 and Q32. A signal corresponding to the level of the bit line BL (OU
It has a single-end type configuration having an output circuit 3 for outputting T).
【０００４】次に、この半導体記憶装置の動作について
説明する。図６はこの半導体記憶装置の動作を説明する
ための各部信号のタイミング図である。Next, the operation of this semiconductor memory device will be described. FIG. 6 is a timing chart of signals of respective parts for explaining the operation of the semiconductor memory device.
【０００５】まず、メモリセルＭＣのデータ読出し前
に、プリチャージ回路１により、プリチャージ制御信号
Φのアクティブレベル（高レベル）のタイミングでビッ
ト線ＢＬを接地電位ＧＮＤ及び電源電位ＶDDの中間電位
Ｖｍ（電源電位ＶDD−トランジスタＱ１１のしきい値電
圧）にプリチャージする。First, before reading data from the memory cell MC, the precharge circuit 1 causes the bit line BL to move to an intermediate potential between the ground potential GND and the power supply potential V DD at the timing of the active level (high level) of the precharge control signal Φ. Precharge to Vm (power supply potential VDD- threshold voltage of transistor Q11).
【０００６】次に、プリチャージ制御信号Φをインアク
ティブレベルにした後ワード線ＷＬを選択レベル（高レ
ベル）にしてスイッチング用のトランジスタＱ１をオン
にし、メモリセルＭＣのデータ入出力端をビット線ＢＬ
に接続し、その記憶データをビット線ＢＬに読出す。メ
モリセルＭＣの記憶データが低レベルならビット線ＢＬ
は接地電位ＧＮＤへと変化し、高レベルならそのまま中
間電位Ｖｍを保持する。このビット線のデータは、出力
回路３を通して次段回路へ出力される。Next, after the precharge control signal Φ is set to the inactive level, the word line WL is set to the selection level (high level) to turn on the switching transistor Q1, and the data input / output terminal of the memory cell MC is connected to the bit line. BL
To read the stored data to the bit line BL. If the data stored in the memory cell MC is at a low level, the bit line BL
Changes to the ground potential GND, and if it is at a high level, holds the intermediate potential Vm as it is. The data on the bit line is output to the next stage circuit through the output circuit 3.
【０００７】この半導体記憶装置では、ビット線ＢＬを
接地電位ＧＮＤ及び電源電位ＶDDの中間電位Ｖｍにプリ
チャージした後メモリセルＭＣのデータを読出している
ので、高レベルはもちろん、低レベルの場合でもデータ
読出し速度が速い。In this semiconductor memory device, since the data in the memory cell MC is read after the bit line BL is precharged to the intermediate potential Vm between the ground potential GND and the power supply potential VDD , in the case of low level as well as high level. But the data read speed is fast.
【０００８】ここで、メモリセルＭＣのデータが低レベ
ルのときは出力回路３のトランジスタＱ３１はオフ状態
となるので、電源から出力回路３を通して流れる電流は
“０”となるが、高レベルのとき及びプリチャージ時に
はビット線ＢＬは中間電位Ｖｍとなっているので、トラ
ンジスタＱ３１，Ｑ３２は共にオン状態となり、これら
トランジスタＱ３１，Ｑ３２を通して貫通電流が流れ
る。Here, when the data in the memory cell MC is at a low level, the transistor Q31 of the output circuit 3 is turned off, so that the current flowing from the power supply through the output circuit 3 becomes "0", but when it is at a high level. Since the bit line BL is at the intermediate potential Vm during precharge, the transistors Q31 and Q32 are both turned on, and a through current flows through these transistors Q31 and Q32.
【０００９】次に、従来の半導体記憶装置の第２の例と
して、特開平１−２１１３９４号公報の従来の技術の記
載を参照して、メモリセル列にビット線対を持つ構成の
回路図を図７に示す。Next, as a second example of the conventional semiconductor memory device, referring to the description of the prior art of Japanese Patent Application Laid-Open No. 1-211394, a circuit diagram of a structure having a bit line pair in a memory cell column is shown. It shows in FIG.
【００１０】この半導体記憶装置は、メモリセルＭＣａ
が２つのデータ入出力端を持ち、これらメモリセルＭＣ
ａを複数個配列した１つのメモリセル列に１対のビット
線ＢＬ１，ＢＬ２が設けられ、選択レベルのワード線Ｗ
Ｌａ及びスイッチング用のトランジスタＱ１，Ｑ２によ
り対応するメモリセルＭＣａの２つのデータ入出力端を
ビット線ＢＬ１，ＢＬ２に対応接続し、出力回路３ａに
はビット線ＢＬ１，ＢＬ２のそれぞれのデータを次段回
路へ出力するＣＭＯＳ型のインパータＩＶ１，ＩＶ２を
備え、プリチャージ回路１ｂには、通常より低いしきい
値電圧Ｖｔ１をもつＮチャネル型のトランジスタＱ１４
〜Ｑ１６を備え、更に、それぞれゲート及びドレンイン
に電源電位ＶDDを受けソースをビット線ＢＬ１，ＢＬ２
に対応接続し通常のしきい値電圧Ｖｔ２をもつＮチャネ
ル型のトランジスタＱ４１，Ｑ４２を含む負荷回路４を
有する構成となっている。This semiconductor memory device has a memory cell MCa.
Has two data input / output terminals, and these memory cells MC
A pair of bit lines BL1 and BL2 are provided in one memory cell column in which a plurality of a are arranged, and the word line W of the selected level is
The two data input / output terminals of the corresponding memory cell MCa are connected to the bit lines BL1 and BL2 by La and the switching transistors Q1 and Q2, and the respective data of the bit lines BL1 and BL2 are output to the output circuit 3a. The precharge circuit 1b includes CMOS type inverters IV1 and IV2 for outputting to the circuit, and the precharge circuit 1b has an N-channel type transistor Q14 having a threshold voltage Vt1 lower than usual.
To Q16, the gate and drain in respectively receive the power supply potential V DD and the sources are bit lines BL1 and BL2.
And a load circuit 4 including N-channel type transistors Q41 and Q42 having a normal threshold voltage Vt2.
【００１１】次に、この半導体記憶装置の動作について
説明する。図８はこの半導体記憶装置の動作を説明する
ための各部信号のタイミング図である。Next, the operation of this semiconductor memory device will be described. FIG. 8 is a timing chart of signals of respective parts for explaining the operation of the semiconductor memory device.
【００１２】メモリセルＭＣａの記憶データの読出しの
前に、プリチャージ制御信号Φがアクティブレベル（高
レベル）となり、ビット線ＢＬ１，ＢＬ２は電位（ＶDD
−Ｖｔ１）にプリチャージ及びイコライズされる。この
とき、負荷回路４のトランジスタＱ４１，Ｑ４２のゲー
ト・ソース間電圧はそのしきい値電圧Ｖｔ２より低いの
でこれらはオフとなっている。Before reading the data stored in the memory cell MCa, the precharge control signal Φ becomes active level (high level), and the bit lines BL1 and BL2 are at the potential (V DD
-Vt1) precharged and equalized. At this time, since the gate-source voltage of the transistors Q41 and Q42 of the load circuit 4 is lower than the threshold voltage Vt2 thereof, they are off.
【００１３】プリチャージ制御信号Φがインアクティブ
となった後、ワード線ＷＬａが選択レベルになると、ト
ランジスタＱ１，Ｑ２がオンとなり、メモリセルＭＣａ
の２つのデータ入出力端がビット線ＢＬ１，ＢＬ２に接
続され、メモリセルＭＣａの記憶データに従ってビット
線ＢＬ１，ＢＬ２のうちの一方（例えばＢＬ２・以下、
ビット線ＢＬ２という）が接地電位ＧＮＤ側へ変化す
る。ビット線ＢＬ２の電位が（ＶDD−Ｖｔ２）より低下
するとトランジスタＱ４２がオンとなり、ビット線ＢＬ
２はこのトランジスタＱ４２とメモリセルＭＣａの対応
トランジスタとのオン抵抗の比で定まる電位で一定とな
る。一方、ビット線ＢＬ１の電位はＶDD−Ｖｔ１のまま
である。これらビット線ＢＬ１，ＢＬ２の電位は出力回
路３ａのインバータＩＶ１，ＩＶ２を通して次段回路へ
出力される。After the precharge control signal Φ becomes inactive, when the word line WLa becomes the selection level, the transistors Q1 and Q2 are turned on and the memory cell MCa
Are connected to the bit lines BL1 and BL2, and one of the bit lines BL1 and BL2 (for example, BL2.
The bit line BL2) changes to the ground potential GND side. When the potential of the bit line BL2 becomes lower than (V DD −Vt2), the transistor Q42 turns on and the bit line BL2
2 is a constant potential, which is determined by the ratio of the on resistances of the transistor Q42 and the corresponding transistor of the memory cell MCa. On the other hand, the potential of the bit line BL1 remains V DD -Vt1. The potentials of these bit lines BL1 and BL2 are output to the next stage circuit through the inverters IV1 and IV2 of the output circuit 3a.
【００１４】この半導体記憶装置では、プリチャージ
時、負荷回路４のトランジスタＱ４１，Ｑ４２をオフ状
態とするため、プリチャージ回路１ｂのトランジスタＱ
１４〜Ｑ１６のしきい値電圧をトランジスタＱ４１，Ｑ
４２等の通常のしきい値電圧より低くする必要があり、
そのため製造工程が増加する。そこで、特開平１−２１
１３９４号公報記載の発明では、図９に示すように、プ
リチャージ回路１ｃをＰチャネル型のトランジスタＱ１
７〜Ｑ１９で形成し、製造工程の簡略化を実現してい
る。In this semiconductor memory device, since the transistors Q41 and Q42 of the load circuit 4 are turned off during precharge, the transistor Q of the precharge circuit 1b is turned on.
The threshold voltages of 14 to Q16 are set to the transistors Q41, Q.
Must be lower than the normal threshold voltage such as 42,
Therefore, the manufacturing process is increased. Therefore, JP-A 1-21
In the invention described in Japanese Patent No. 1394, as shown in FIG. 9, the precharge circuit 1c is a P-channel transistor Q1.
7 to Q19 to realize simplification of the manufacturing process.
【００１５】この半導体記憶装置では、図１０に示すよ
うに、ビット線ＢＬ１，ＢＬ２のプリチャージ時及び高
レベルデータ読出し時の電位をほぼ電源電位ＶDDまで上
げることができる。従って、プリチャージ状態を保持す
れば、出力回路３ａのインバータＩＶ１，ＩＶ２に貫通
電流が流れない。また、読出し動作状態では、低レベル
側のビット線は接地電位ＧＮＤと電源電位ＶDDとの間の
中間電位となるので、そのビット線と対応するインバー
タには貫通電流（Ｉａ）が流れる。In this semiconductor memory device, as shown in FIG. 10, the potentials at the time of precharging bit lines BL1 and BL2 and at the time of reading high level data can be raised to almost power supply potential V DD . Therefore, if the precharged state is maintained, the through current does not flow in the inverters IV1 and IV2 of the output circuit 3a. In the read operation state, the bit line on the low level side has an intermediate potential between the ground potential GND and the power supply potential V DD , so that a through current (Ia) flows through the inverter corresponding to the bit line.
【００１６】図８に示された半導体記憶装置では、プリ
チャージ時のビット線及び高レベル，低レベルのビット
線とも、そのレベルは多少異なるものの、共に接地電位
ＧＮＤと電源電位ＶDDとの間の中間電位となるので、出
力回路３ａのインバータＩＶ１，ＩＶ２には、多少の変
動はあるものの貫通電流（Ｉａ）が流れる。In the semiconductor memory device shown in FIG. 8, the bit line at the time of precharging and the high-level and low-level bit lines have slightly different levels, but both are between the ground potential GND and the power supply potential V DD. Therefore, a through current (Ia) flows through the inverters IV1 and IV2 of the output circuit 3a although there is some fluctuation.
【００１７】これらの半導体記憶装置において、出力回
路３，３ａのインバータに貫通電流が流れない状態にし
て装置全体の電流を測定しその電流値により製品の良否
を判定するテストがある。In these semiconductor memory devices, there is a test in which a through current does not flow through the inverters of the output circuits 3 and 3a, the current of the entire device is measured, and the quality of the product is judged based on the current value.
【００１８】このテストを行う場合、第１の例（図５）
では、全ビット線に低レベルデータを読み出して行う必
要があるため、そのデータの書込み，読出し等の余分な
時間が必要となる。第２の例（図７）では、ビット線Ｂ
Ｌ１，ＢＬ２はプリチャージ時及び高レベル，低レベル
のデータ読出し時とも接地電位ＧＮＤと電流電位ＶDDと
の間の中間電位であるため、この状態のままではこのテ
ストを行うことができず、テスト用の付加回路を必要と
する。また、第３の例（図９）では、プリチャージ時に
出力回路３ａのインバータＩＶ１，ＩＶ２に貫通電流が
流れないようにすることができるが、このままの状態で
はやはりこのテストを行うことができない。When performing this test, the first example (FIG. 5)
In that case, since it is necessary to read low-level data from all bit lines, extra time is required for writing and reading the data. In the second example (FIG. 7), the bit line B
Since L1 and BL2 are intermediate potentials between the ground potential GND and the current potential V DD at the time of precharging and at the time of reading high level and low level data, this test cannot be performed in this state. Requires additional circuitry for testing. Further, in the third example (FIG. 9), it is possible to prevent a through current from flowing through the inverters IV1 and IV2 of the output circuit 3a during precharge, but this test cannot be performed in this state.
【００１９】[0019]
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、第１の例では、プリチャージ時及び高レベ
ルデータ読出し時のビット線ＢＬを接地電位ＧＮＤと電
源電位ＶDDとの間の中間レベルＶｍとしているので、装
置の良否を判定する装置全体の電流測定テスト時に、全
ビット線に低レベルデータを読出す必要があり、そのた
めのデータの書込み，読出し等の余分な時間を要すると
いう問題点があり、第２の例では、プリチャージ時及び
低レベル，高レベルのデータ読出し時のビット線ＢＬ
１，ＢＬ２を共に接地電位ＧＮＤと電源電位ＶDDとの間
の中間電位としているので、このままの状態では前述の
テストを行うことができないという問題点があり、第３
の例では、プリチャージ時、出力回路３ａのインバータ
ＩＶ１，ＩＶ２に貫通電流が流れない状態となるものの
このままの状態では前述のテストを行うことができない
という問題点がある上、負荷回路４を必要とし回路が複
雑になり、負荷回路４をなくして回路を簡略化するとデ
ータ振幅が大きくなり動作速度が低下するという問題点
があった。In the conventional semiconductor memory device described above, in the first example, the bit line BL at the time of precharge and at the time of reading high level data is placed between the ground potential GND and the power supply potential V DD . Since the intermediate level is Vm, it is necessary to read low-level data to all bit lines at the time of the current measurement test of the entire device for judging the quality of the device, and it takes extra time for writing and reading data for that purpose. There is a problem, and in the second example, the bit line BL at the time of precharging and reading of low level and high level data.
Since both 1 and BL2 are set to the intermediate potential between the ground potential GND and the power supply potential V DD , there is a problem that the above-mentioned test cannot be performed in this state.
In the above example, the through current does not flow in the inverters IV1 and IV2 of the output circuit 3a during precharge, but there is a problem that the above-mentioned test cannot be performed in this state, and the load circuit 4 is required. However, there is a problem that the circuit becomes complicated, and if the load circuit 4 is eliminated and the circuit is simplified, the data amplitude increases and the operating speed decreases.
【００２０】本発明の目的は、動作速度の低下を防ぐと
共に回路の複雑化を防ぎ、かつデータの書込み，読出し
等の余分な設定時間をなくしてテスト時間を短縮するこ
とができる半導体記憶装置を提供することにある。An object of the present invention is to provide a semiconductor memory device capable of preventing a decrease in operating speed, preventing a circuit from being complicated, and eliminating an extra setting time such as writing and reading of data to shorten a test time. To provide.
【００２１】[0021]
【課題を解決するための手段】本発明の半導体記憶装置
は、複数のメモリセルを配列したメモリセル列と、この
メモリセル列と対応して設けられたビット線と、前記複
数のメモリセルそれぞれと対応して設けられ選択レベル
のとき対応するメモリセルのデータ入出力端を前記ビッ
ト線と接続する複数のワード線と、ソースを前記ビット
線の一端と接続しドレインに電源電位を受け所定のタイ
ミングで前記ビット線を前記電源電位と接地電位との間
の所定の電位にプリチャージする一導電型の第１のトラ
ンジスタを備えた第１のプリチャージ回路と、前記ビッ
ト線の他端と接続しこのビット線のレベルと対応した信
号を出力するＣＭＯＳ型のインバータを備えた出力回路
と、ソースに前記電源電位を受けドレインを前記ビット
線の一端と接続しゲートにテスト信号を受けこのテスト
信号がアクティブレベルになると前記ビット線をほぼ前
記電源電位とする逆導電型の第２のトランジスタを備え
た第２のプリチャージ回路とを有している。A semiconductor memory device of the present invention includes a memory cell array in which a plurality of memory cells are arranged, a bit line provided corresponding to the memory cell array, and each of the plurality of memory cells. And a plurality of word lines connecting the data input / output terminals of the corresponding memory cells to the bit lines at the selected level and the source connected to one end of the bit lines and the drain receiving a power supply potential to a predetermined level. A first precharge circuit including a first transistor of one conductivity type that precharges the bit line to a predetermined potential between the power supply potential and the ground potential at a timing, and is connected to the other end of the bit line An output circuit having a CMOS type inverter for outputting a signal corresponding to the level of the bit line, and a source receiving the power supply potential and a drain connected to one end of the bit line. The test signal receives the test signal to the over bets has a second pre-charge circuit having a second transistor of opposite conductivity type to approximately the power supply voltage the bit line and an active level.
【００２２】[0022]
【実施例】次に本発明の実施例について図面を参照して
説明する。Embodiments of the present invention will now be described with reference to the drawings.
【００２３】図１は本発明の第１の実施例を示す回路図
である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
【００２４】この実施例が図５に示された従来の半導体
記憶装置と相違する点は、ソースに電源電位ＶDDを受け
ドレインをビット線ＢＬの一端と接続しゲートにテスト
信号ＴＥＳＴを受けるＰチャネル型のトランジスタＱ２
１を備えテスト信号ＴＥＳＴがアクティブレベル（低レ
ベル）のときトランジスタＱ２１をオンにしてビット線
ＢＬを電源電位ＶDDにプリチャージするもう１つのプリ
チャージ回路２を設けた点にある。This embodiment differs from the conventional semiconductor memory device shown in FIG. 5 in that the source receives the power supply potential V DD , the drain is connected to one end of the bit line BL, and the gate receives the test signal TEST. Channel type transistor Q2
Another precharge circuit 2 is provided which includes 1 and turns on the transistor Q21 to precharge the bit line BL to the power supply potential V DD when the test signal TEST is at the active level (low level).
【００２５】次にこの実施例の動作について説明する。
図２はこの実施例の動作を説明するための各部信号のタ
イミング図である。Next, the operation of this embodiment will be described.
FIG. 2 is a timing chart of signals of respective parts for explaining the operation of this embodiment.
【００２６】ビット線ＢＬのプリチャージ、メモリセル
ＭＣの記憶データのビット線ＢＬへの読出し、ビット線
ＢＬに読出されたデータの次段回路への出力等の動作
は、図５，図６に示された従来例と同様である。The operations of precharging the bit line BL, reading the data stored in the memory cell MC to the bit line BL, and outputting the data read to the bit line BL to the next stage circuit are shown in FIGS. This is similar to the conventional example shown.
【００２７】出力回路３のインバータに貫通電流が流れ
ない状態にして装置全体の電流を測定するテストを行う
場合には、テスト信号ＴＥＳＴを所定期間、低レベルの
アクティブレベルにしてトランジスタＱ２１をオンに
し、ビット線ＢＬを電源電位ＶDDにプリチャージする。When a test for measuring the current of the entire device is carried out with the through current not flowing through the inverter of the output circuit 3, the test signal TEST is set to the low active level for a predetermined period to turn on the transistor Q21. , Precharge the bit line BL to the power supply potential V DD .
【００２８】メモリセルＭＣから読出されたデータによ
って接地電位ＧＮＤ又は中間電位であったビット線ＢＬ
は電源電位ＶDDとなるので、このビット線ＢＬの電位を
受ける出力回路３のＣＭＯＳ型のインバータのＰチャネ
ル型のトランジスタＱ３２はオフとなり、このインバー
タに流れる電流Ｉは“０”となる。The bit line BL which was at the ground potential GND or the intermediate potential depending on the data read from the memory cell MC.
Becomes the power supply potential V DD , the P-channel type transistor Q32 of the CMOS type inverter of the output circuit 3 which receives the potential of the bit line BL is turned off, and the current I flowing through this inverter becomes "0".
【００２９】従って、上記テストを行う場合、従来の第
１の例のようにデータの書込み，読出しを行って全ビッ
ト線を低レベルに設定するという余分な時間を必要とせ
ず、テスト信号ＴＥＳＴをアクティブレベルにするだけ
で容易にテストを行うことができる。Therefore, when the above-mentioned test is performed, the test signal TEST is not required without the extra time of writing and reading data and setting all the bit lines to the low level as in the first conventional example. Testing can be done easily by simply setting the active level.
【００３０】図３は本発明の第２の実施例を示す回路図
である。FIG. 3 is a circuit diagram showing a second embodiment of the present invention.
【００３１】この実施例は、２つのデータ入出力端をも
つメモリセルＭＣａを複数個配列したメモリセル列に本
発明を適用したもので、第１に示された実施例と同様の
回路をメモリセルＭＣａの２つのデータ入出力端とそれ
ぞれ対応して備え、更にプリチャージ回路１ａにはビッ
ト線イコライズ用のトランジスタＱ１３を備えた構成と
なっている。In this embodiment, the present invention is applied to a memory cell column in which a plurality of memory cells MCa having two data input / output terminals are arranged, and a circuit similar to that of the first embodiment is used as a memory. The cell MCa is provided corresponding to each of the two data input / output terminals, and the precharge circuit 1a is further provided with a transistor Q13 for bit line equalization.
【００３２】図４はこの第２の実施例の動作を説明する
ための各部信号のタイミング図である。FIG. 4 is a timing chart of signals of respective parts for explaining the operation of the second embodiment.
【００３３】この第２の実施例の動作は、基本的には第
１の実施例と同様である。ただし、対をなすビット線Ｂ
Ｌ１，ＢＬ２のデータ読出し時の電位は、必ず、片方は
中間電位Ｖｍに、他方は接地電位ＧＮＤになる。これ
を、第２のプリチャージ回路２ａにより、テスト信号Ｔ
ＥＳＴのアクティブレブのタイミングで強制的に電源電
位ＶDDとし、出力回路３ａのインバータＩＶ１，ＩＶ２
の貫通電流Ｉａを“０”とする。The operation of the second embodiment is basically the same as that of the first embodiment. However, a pair of bit lines B
The potentials at the time of reading data from L1 and BL2 are always one at the intermediate potential Vm and the other at the ground potential GND. The second precharge circuit 2a supplies the test signal T
The power supply potential V DD is forcibly set at the timing of active revision of the EST, and the inverters IV1 and IV2 of the output circuit 3a are
The through current Ia is set to "0".
【００３４】この第２の実施例は、図７，図９に示され
た従来の第２，第３の例と対応するが、これらの従来例
ではそのままでは上記テストを行うことができず、この
テストを行なうためにはテスト用の負荷回路が必要であ
った。これに対しこの第２の実施例では、図７，図９の
回路と同一の回路素子数の回路で、上記テストを容易に
行うことができる。また従来の第３の例では、プリチャ
ージ電位をほぼ電源電位ＶDDとしているため、動作速度
の低下を防止するには負荷回路４が必要不可欠であった
が、この第２の実施例ではプリチャージ電位が中間電位
Ｖｍであるため、負荷回路４相当の回路を必要とせず、
単純な回路で高速動作を保つことができる。This second embodiment corresponds to the second and third examples of the related art shown in FIGS. 7 and 9, but the above-mentioned tests cannot be performed as they are in these conventional examples. To carry out this test, a test load circuit was required. On the other hand, in the second embodiment, the above-mentioned test can be easily performed with the circuit having the same number of circuit elements as the circuits of FIGS. Further, in the conventional third example, since the precharge potential is almost the power source potential V DD , the load circuit 4 is indispensable for preventing the decrease in operating speed. Since the charge potential is the intermediate potential Vm, a circuit equivalent to the load circuit 4 is not required,
High-speed operation can be maintained with a simple circuit.
【００３５】[0035]
【発明の効果】以上説明したように本発明は、一導電型
のトランジスタで形成されビット線を接地電位と電源電
位との間の中間電位にプリチャージする第１のプリチャ
ージ回路のほかに、逆導電型トランジスタで形成されテ
スト信号によりビット線を電源電位にプリチャージする
第２のプリチャージ回路を設けた構成とすることによ
り、ビット線の電位を受けてこの電位と対応したレベル
の信号を出力する回路のＣＭＯＳ型のインバータの貫通
電流をテスト信号により容易に“０”とすることができ
るので、データの書込み，読出し等の余分な設定時間を
必要とせず短時間に装置全体の電流測定テストを行うこ
とができ、また、高速動作を保ちつつ単純な回路で上記
テストを容易に行うことができる効果がある。As described above, according to the present invention, in addition to the first precharge circuit for precharging the bit line formed of one conductivity type transistor to an intermediate potential between the ground potential and the power supply potential, By providing the second precharge circuit which is formed of the reverse conductivity type transistor and precharges the bit line to the power supply potential by the test signal, the potential of the bit line is received and the signal of the level corresponding to this potential is generated. Since the shoot-through current of the CMOS inverter of the output circuit can be easily set to "0" by the test signal, it is possible to measure the current of the entire device in a short time without requiring extra setting time such as data writing and reading. There is an effect that a test can be performed and the above test can be easily performed with a simple circuit while maintaining a high speed operation.
【図１】本発明の第１の実施例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
【図２】図１に示された実施例の動作を説明するための
各部信号のタイミング図である。FIG. 2 is a timing chart of signals of respective parts for explaining the operation of the embodiment shown in FIG.
【図３】本発明の第２の実施例を示す回路図である。FIG. 3 is a circuit diagram showing a second embodiment of the present invention.
【図４】図３に示された実施例の動作を説明するための
各部信号のタイミング図である。FIG. 4 is a timing chart of signals of respective parts for explaining the operation of the embodiment shown in FIG.
【図５】従来の半導体記憶装置の第１の例の回路図であ
る。FIG. 5 is a circuit diagram of a first example of a conventional semiconductor memory device.
【図６】図５に示された半導体記憶装置の動作を説明す
るための各部信号のタイミング図である。FIG. 6 is a timing chart of signals of respective parts for explaining the operation of the semiconductor memory device shown in FIG.
【図７】従来の半導体記憶装置の第２の例の回路図であ
る。FIG. 7 is a circuit diagram of a second example of a conventional semiconductor memory device.
【図８】図７に示された半導体記憶装置の動作説明する
ための各部信号のタイミング図である。FIG. 8 is a timing chart of signals of respective parts for explaining the operation of the semiconductor memory device shown in FIG.
【図９】従来の半導体記憶装置の第３の例の回路図であ
る。FIG. 9 is a circuit diagram of a third example of a conventional semiconductor memory device.
【図１０】図９に示された半導体記憶装置の動作を説明
するための各部信号のタイミング図である。FIG. 10 is a timing chart of signals of respective parts for explaining the operation of the semiconductor memory device shown in FIG.
１，１ａ〜１ｃ，２，２ａ プリチャージ回路 ３，３ａ 出力回路 ４ 負荷回路 ＢＬ，ＢＬ１，ＢＬ２ ビット線 ＩＶ１，ＩＶ２ インバータ ＭＣ，ＭＣａ メモリセル Ｑ１，Ｑ２，Ｑ１１〜Ｑ１９，Ｑ２１，Ｑ２２，Ｑ３
１，Ｑ３２，Ｑ４１，Ｑ４２ トランジスタ ＷＬ ワード線1, 1a to 1c, 2, 2a Precharge circuit 3, 3a Output circuit 4 Load circuit BL, BL1, BL2 Bit line IV1, IV2 Inverter MC, MCa Memory cell Q1, Q2, Q11 to Q19, Q21, Q22, Q3
1, Q32, Q41, Q42 Transistor WL Word line
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/409 Ｇ１１Ｃ 11/34 ３５３ Ｆ Continuation of front page (51) Int.Cl. 6 Identification code Office reference number FI Technical display location G11C 11/409 G11C 11/34 353 F
Claims (2)
列と、このメモリセル列と対応して設けられたビット線
と、前記複数のメモリセルそれぞれと対応して設けられ
選択レベルのとき対応するメモリセルのデータ入出力端
を前記ビット線と接続する複数のワード線と、ソースを
前記ビット線の一端と接続しドレインに電源電位を受け
所定のタイミングで前記ビット線を前記電源電位と接地
電位との間の所定の電位にプリチャージする一導電型の
第１のトランジスタを備えた第１のプリチャージ回路
と、前記ビット線の他端と接続しこのビット線のレベル
と対応した信号を出力するＣＭＯＳ型のインバータを備
えた出力回路と、ソースに前記電源電位を受けドレイン
を前記ビット線の一端と接続しゲートにテスト信号を受
けこのテスト信号がアクティブレベルになると前記ビッ
ト線をほぼ前記電源電位とする逆導電型の第２のトラン
ジスタを備えた第２のプリチャージ回路とを有すること
を特徴とする半導体記憶装置。1. A memory cell column in which a plurality of memory cells are arranged, a bit line provided corresponding to the memory cell column, and a bit line provided corresponding to each of the plurality of memory cells and corresponding at a selection level. A plurality of word lines connecting the data input / output terminals of the memory cells to the bit lines, a source connected to one end of the bit lines, and a drain receiving the power supply potential, and the bit lines receiving the power supply potential and the ground potential at a predetermined timing. And a first precharge circuit having a first transistor of one conductivity type for precharging to a predetermined potential between the signal line and the other end of the bit line and outputting a signal corresponding to the level of the bit line. An output circuit having a CMOS inverter, a source receiving the power supply potential, a drain connected to one end of the bit line, and a gate receiving a test signal. A semiconductor memory device comprising: a second precharge circuit having a second transistor of a reverse conductivity type that makes the bit line substantially the power supply potential when the active level is reached.
力端を持ち、１つのメモリセル列に第１及び第２のビッ
ト線が設けられ、前記メモリセルの第１及び第２のデー
タ入出端を選択レベルの対応ワード線により前記第１及
び第２のビット線と対応接続し、前記第１及び第２のビ
ット線にそれぞれ第１及び第２のプリチャージ回路並び
に出力回路が設けられた請求項１記載の半導体記憶装
置。2. A memory cell having first and second data input / output terminals, first and second bit lines provided in one memory cell column, and first and second data of the memory cell. The input and output ends are connected to the first and second bit lines by corresponding word lines of a selected level, and first and second precharge circuits and output circuits are provided on the first and second bit lines, respectively. The semiconductor memory device according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5163381A JPH0721798A (en) | 1993-07-01 | 1993-07-01 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5163381A JPH0721798A (en) | 1993-07-01 | 1993-07-01 | Semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0721798A true JPH0721798A (en) | 1995-01-24 |
Family
ID=15772809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5163381A Pending JPH0721798A (en) | 1993-07-01 | 1993-07-01 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0721798A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01238000A (en) * | 1988-03-18 | 1989-09-22 | Fujitsu Ltd | Semiconductor memory device |
| JPH03276500A (en) * | 1990-03-27 | 1991-12-06 | Mitsubishi Electric Corp | Semiconductor storage device |
-
1993
- 1993-07-01 JP JP5163381A patent/JPH0721798A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01238000A (en) * | 1988-03-18 | 1989-09-22 | Fujitsu Ltd | Semiconductor memory device |
| JPH03276500A (en) * | 1990-03-27 | 1991-12-06 | Mitsubishi Electric Corp | Semiconductor storage device |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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