KR100234385B1 - Circuit for burn-in stressing for semiconductor memory device - Google Patents
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Abstract
본 발명은 반도체 메모리 장치의 번인 스트레스 회로에 관한 것이다. 본 발명은 일반적인 반도체 메모리 장치에서, 제1패드 및 제2패드와, 상기 제1패드와 제2패드에 입력단이 연결되어 웨이퍼 번인 신호(WBI)를 출력하는 논리 게이트와, 상기 논리 게이트의 출력단에 게이트가 연결되고 제1전극은 상기 입출력 라인들에 연결되어 상기 제1패드와 제2패드의 전압이 모두 논리 하이 레벨일 때만 도통하는 두 개의 MOS트랜지스터들과, 상기 MOS트랜지스터들의 제2전극에 각각 연결된 제3패드 및 제4패드와, 상기 논리 게이트의 출력단에 입력단이 연결되고 출력단은 칼럼 선택선 트랜지스터들의 게이트들에 연결되어 상기 제1패드와 제2패드의 전압이 모두 논리 하이 레벨일 때만 상기 칼럼 선택선 트랜지스터들을 도통시키는 칼럼 어드레스 프리 디코더를 구비함으로써, 메모리 셀 캐패시터에 스트레스를 인가할 수 있다. 또한, 입출력 라인과 칼럼 어드레스 프리 디코더 및 칼럼 선택선 트랜지스터에도 메모리 셀과 동일한 스트레스 효과가 있어서 반도체 메모리 장치의 신뢰도가 매우 향상된다.The present invention relates to a burn-in stress circuit of a semiconductor memory device. According to an exemplary embodiment of the present invention, a semiconductor device includes a first pad and a second pad, a logic gate having an input terminal connected to the first pad and a second pad to output a wafer burn-in signal (WBI), and an output terminal of the logic gate. Two MOS transistors connected to the gate and the first electrode is connected to the input / output lines to conduct only when the voltages of the first pad and the second pad are both at a logic high level, and the second electrodes of the MOS transistors, respectively. An input terminal is connected to an output terminal of the logic gate, and an output terminal is connected to gates of column select line transistors so that the voltages of the first pad and the second pad are both at a logic high level. By providing a column address free decoder for conducting the column select line transistors, stress can be applied to the memory cell capacitor. In addition, the input / output line, the column address predecoder and the column select line transistor have the same stress effect as that of the memory cell, thereby greatly improving the reliability of the semiconductor memory device.
Description
본 발명은 반도체 메모리 장치의 번인(Burn-In) 스트레스 회로에 관한 것으로서, 특히 웨이퍼 상태에서 번인 스트레스를 인가하는 반도체 메모리 장치의 번인 스트레스 회로에 관한 것이다.The present invention relates to a burn-in stress circuit of a semiconductor memory device, and more particularly, to a burn-in stress circuit of a semiconductor memory device that applies burn-in stress in a wafer state.
제조 공정이 완료된 반도체 메모리 장치의 내부 소자들 중 양호한 기능을 갖고 있는 것도 있고 불량한 기능을 갖고 있는 것도 있다. 그런데 상기 내부 소자들 중에는 초기에는 정상적인 기능을 가지고 있다가 사용 횟수가 증가하면서 그 기능이 저하되는 것들도 있다. 이처럼 초기에는 양호한 기능을 가지고 있다가 사용 횟수가 증가하면서 불량해지는 소자들을 초기에 불량하게 만들기 위하여 번인 스트레스 테스트를 실시하고 있다. 번인 스트레스 테스트를 실시함으로써 신뢰도가 높아진다.Some of the internal elements of the semiconductor memory device in which the manufacturing process is completed have a good function and some have a bad function. However, some of the internal devices initially have a normal function, but the function decreases as the number of times of use increases. As such, burn-in stress tests are conducted to make devices that have good functions at the beginning and become bad as the number of times of use increase. Reliability is increased by performing burn-in stress tests.
번인 스트레스는 대개 패키지(Package) 상태에서 진행되지만 반도체 메모리 장치가 점점 고집적화되면서 번인 스트레스 시간이 급속도로 증가되어 제조 비용 및 시간이 증가하고 있다. 번인 스트레스 시간을 단축시키기 위하여 웨이퍼 상태에서 번인 스트레스를 수행하는 웨이퍼 번인 스트레스에 대해 많은 연구가 진행되고 있다. 웨이퍼 번인 스트레스는 패키지 상태의 번인 스트레스에 비해 스트레스 시간이 많이 단축된다. 왜냐하면, 패키지 상태의 반도체 장치는 번인 스트레스용 시스템 안에 패키지를 장착하게 되는데 장착하는데 시간이 많이 소요될 뿐만 아니라 수작업으로 장착해야하기 때문에 인력도 많이 요구된다. 또 한 번에 번인 스트레스를 받는 패키지의 수도 제한되어 있다. 반면에 웨이퍼 번인 스트레스는 웨이퍼 자체가 가지고 있는 반도체 장치의 수가 많을 뿐 아니라 여러 장의 웨이퍼들이 한꺼번에 번인 스트레스용 시스템 안에 장착될 수 있기 때문에 그 수가 패키지 상태의 번인 스트레스시보다 훨씬 많아진다. 이와 같이 웨이퍼 번인 스트레스 방법은 종래의 패키지 상태의 번인 스트레스 방법보다 많은 시간이 단축되기 때문에 앞으로 그 이용도가 점점 증가하는 추세이다.Burn-in stress usually proceeds in a packaged state, but as semiconductor memory devices become more highly integrated, burn-in stress time increases rapidly, leading to an increase in manufacturing cost and time. In order to shorten the burn-in stress time, much research has been conducted on the wafer burn-in stress which performs burn-in stress in the wafer state. Wafer burn-in stress is much shorter in stress time than packaged burn-in stress. This is because the packaged semiconductor device is not only time-consuming to mount the package in the burn-in stress system, but also requires a lot of manpower. There is also a limited number of packages that are stressed at once. Wafer burn-in stress, on the other hand, is much larger than the packaged burn-in stress because not only the number of semiconductor devices that the wafer itself has, but also several wafers can be mounted in a burn-in stress system at one time. As such, the wafer burn-in stress method has a shorter time than that of the conventional burn-in stress method, and thus its use is increasing gradually.
도 1은 종래의 반도체 메모리 장치의 번인 스트레스 회로도이다. 도 1에 도시된 회로의 구조는 반도체 메모리 장치(11)에 형성되는 것으로서, 외부 신호가 입력되는 두 개의 패드(13,15)와, 상기 두 개의 패드(13,15)를 입력하는 노아 게이트(NOR Gate)(17)와, 상기 노아 게이트(17)의 출력단에 연결된 웨이퍼 번인 신호(WBI)와, 상기 두 개의 패드(13,15)에 연결된 다수개의 다이오드 기능을 갖는 NMOS트랜지스터들(21,22)과, 상기 NMOS트랜지스터들(21,22)에 연결된 워드라인들(WL0,WL1,WL2,WL3)과, 상기 워드라인들(WL0,WL1,WL2,WL3)에 각각의 게이트가 연결된 다수개의 메모리 셀 트랜지스터들(23,24)과 상기 메모리 셀 트랜지스터들(23,24)의 소오스에 연결된 메모리 셀 캐패시터들(25,26)과, 상기 메모리 셀 트랜지스터들(23,24)의 드레인에 연결된 비트라인들(BL1,BL2) 및 상보 비트라인들(BL1B,BL2B)과, 상기 비트라인들(BL1,BL2)과 상보 비트라인들(BL1B,BL2B) 중 하나의 비트라인쌍을 입력하는 비트라인 센스 증폭기들(27)과, 상기 비트라인 센스 증폭기들(27)에 드레인들이 연결된 칼럼 선택선 트랜지스터들(29)과, 상기 칼럼 선택선 트랜지스터들(29)의 게이트들에 연결된 칼럼 어드레스 프리 디코더(Column Address Pre-Decoder)(33)와, 상기 칼럼 선택선 트랜지스터들(29)의 소오스들에 연결된 입출력(IO)선 및 상보 입출력선(IOB)과, 상기 입출력선(IO) 및 상보 입출력선(IOB)에 연결된 기입(Write) 및 독출(read) 회로(31)로 구성되어 있다. 상기 두 개의 패드들(13,15) 중 제1패드(13)에는 기수 워드라인들(WL1,WL3)이 연결되고 제2패드(15)에는 우수 워드라인들(WL0,WL2)이 연결된다.1 is a burn-in stress circuit diagram of a conventional semiconductor memory device. The structure of the circuit illustrated in FIG. 1 is formed in the semiconductor memory device 11, and includes two pads 13 and 15 to which an external signal is input and a noah gate for inputting the two pads 13 and 15. NMOS transistors 21 and 22 having a NOR gate 17, a wafer burn-in signal WBI connected to an output terminal of the noble gate 17, and a plurality of diode functions connected to the two pads 13 and 15. ), Word lines WL0, WL1, WL2, and WL3 connected to the NMOS transistors 21 and 22, and a plurality of memories having gates connected to the word lines WL0, WL1, WL2, and WL3, respectively. Memory cell capacitors 25 and 26 connected to cell transistors 23 and 24, sources of the memory cell transistors 23 and 24, and bit lines connected to drains of the memory cell transistors 23 and 24. (BL1, BL2) and complementary bit lines (BL1B, BL2B) and one of the bit lines (BL1, BL2) and complementary bit lines (BL1B, BL2B) Bit line sense amplifiers 27 for inputting a pair of bit lines, column select line transistors 29 connected to drains of the bit line sense amplifiers 27, and column select line transistors 29 A column address pre-decoder (33) connected to gates, an input / output (IO) line and a complementary input / output line (IOB) connected to sources of the column select line transistors 29, and the input / output It consists of a write and read circuit 31 connected to the line IO and the complementary input / output line IOB. Radix word lines WL1 and WL3 are connected to the first pad 13 of the two pads 13 and 15, and even word lines WL0 and WL2 are connected to the second pad 15.
도 1에 번인 스트레스를 인가하는 방법을 설명하기로 한다. 제1 및 제2 패드들(13, 15) 중 하나 예컨대, 제1패드(13)에 번인 스트레스용 전압을 인가하면 제1패드(13)에 연결된 NMOS트랜지스터들(21)이 도통하고 워드라인들(WL1,WL3)은 활성화된다. 그러면, 비트라인 센스 증폭기들(27)이 동작하여 비트라인들(BL1,BL2)의 전압들과 상보 비트라인들(BL1B,BL2B)의 전압들은 각각 논리 하이 레벨(logic high level) 또는 논리 로우 레벨(logic low level)로 된다. 이로 인하여 기수 워드라인들(WL1,WL3)에 연결된 메모리 셀 트랜지스터들(23)과 셀 캐패시터들(25)에 전압이 인가된다. 제2패드(15)에 상기 번인 스트레스용 전압을 인가할 경우 상기 제1패드(13)에 전압을 인가했을 때와 동일한 동작을 한다. 이것은 일반적인 셀 재충전(Active Restore) 동작과 유사한 형태로 메모리 셀 트랜지스터들(23)과 메모리 셀 캐패시터들(25)에 스트레스를 가하는 방법이다.A method of applying burn-in stress to FIG. 1 will be described. When a voltage for burn-in stress is applied to one of the first and second pads 13 and 15, for example, the first pad 13, the NMOS transistors 21 connected to the first pad 13 conduct and the word lines (WL1, WL3) is activated. Then, the bit line sense amplifiers 27 operate so that the voltages of the bit lines BL1 and BL2 and the voltages of the complementary bit lines BL1B and BL2B are respectively at a logic high level or a logic low level. (logic low level). As a result, a voltage is applied to the memory cell transistors 23 and the cell capacitors 25 connected to the odd word lines WL1 and WL3. When the burn-in stress voltage is applied to the second pad 15, the same operation as when the voltage is applied to the first pad 13 is performed. This is a method of stressing the memory cell transistors 23 and the memory cell capacitors 25 in a manner similar to a general cell active restore operation.
상기 도 1에서와 같이 메모리 셀 트랜지스터들(23,24)에 정상적인 기입 동작을 행하지 않고 단순히 비트라인 센스 증폭기들(27)을 통한 감지 동작만으로 메모리 셀 트랜지스터들(23,24)과 메모리 셀 캐패시터들(25,26)에 스트레스를 인가하다보니 비트라인들(BL1,BL2)의 전압들과 상보 비트라인들(BL1B,BL2B)의 전압들 중 어느 것이 논리 하이 레벨로 될지 예측할 수가 없다. 때문에 상보 비트라인(BL1B)과 인접한 비트라인(BL2) 간에 인가되는 스트레스의 효과가 매우 적어진다. 이로 인하여 웨이퍼 번인 스트레스를 실시하더라도 상보 비트라인(BL1B)에 연결된 메모리 셀 캐패시터와 인접한 비트라인(BL2)에 연결된 메모리 셀 캐패시터간에 형성된 스토리지 노드 브리지(Storage Node Bridge)에 스트레스를 인가할 수가 없다.As shown in FIG. 1, the memory cell transistors 23 and 24 and the memory cell capacitors are not simply subjected to a normal write operation to the memory cell transistors 23 and 24, but merely a sensing operation through the bit line sense amplifiers 27. As stress is applied to (25, 26), it is impossible to predict which of the voltages of the bit lines BL1 and BL2 and the voltages of the complementary bit lines BL1B and BL2B will be at a logic high level. Therefore, the effect of the stress applied between the complementary bit line BL1B and the adjacent bit line BL2 becomes very small. As a result, even when the wafer burn-in stress is applied, the stress cannot be applied to the storage node bridge formed between the memory cell capacitor connected to the complementary bit line BL1B and the memory cell capacitor connected to the adjacent bit line BL2.
상술한 바와 같이 종래 기술에 따르면, 스트레스 효과가 미약하므로 스트레스 효과를 증대시키기 위한 방법이 필요하다. 스트레스 효과를 증대시키는 방법으로는 번인시에 어드레스 핀을 이용한 정상적인 기입 동작을 수행하는 것이다. 그런데 웨이퍼 번인을 위해서 정상적인 기입 동작을 수행한다는 것은 많은 비용을 필요로 한다. 왜냐하면 기존의 제조 공정 순서가 변경되어야하기 때문이다. 번인 공정을 위해서 많은 비용을 사용한다는 것은 결코 바람직한 사항이 아니므로 비용을 증가시키지 않고 번인 효과를 높일 수 있어야 한다.As described above, according to the prior art, there is a need for a method for increasing the stress effect because the stress effect is weak. One way to increase the stress effect is to perform a normal write operation using the address pin at burn-in. However, performing a normal write operation for wafer burn-in requires a lot of cost. This is because the existing manufacturing process sequence must be changed. Using a lot of money for the burn-in process is never desirable, so it should be possible to increase the burn-in effect without increasing the cost.
본 발명이 이루고자 하는 기술적 과제는 번인 비용을 증가시키지 않고 메모리 셀에 기입 동작을 수행하는 반도체 메모리 장치의 번인 스트레스 회로를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a burn-in stress circuit of a semiconductor memory device which performs a write operation on a memory cell without increasing burn-in cost.
도 1은 종래의 반도체 메모리 장치의 번인(Burn-In) 스트레스 회로도.1 is a burn-in stress circuit diagram of a conventional semiconductor memory device.
도 2는 본 발명의 반도체 메모리 장치의 번인 스트레스 회로도.2 is a burn-in stress circuit diagram of a semiconductor memory device of the present invention.
도 3은 상기 도 2의 칼럼 어드레스 프리 디코더(Column Address Pre- Decoder)의 구체적인 회로도.FIG. 3 is a detailed circuit diagram of the column address predecoder of FIG. 2.
도 4는 상기 도 2의 번인 스트레스를 위한 신호들의 타이밍도.4 is a timing diagram of signals for burn-in stress of FIG.
상기 과제를 이루기 위하여 본 발명은, 반도체 메모리 장치에서 번인 스트레스를 위한 전압이 인가되는 제1패드 및 제2패드와, 상기 제1패드와 제2패드에 입력단이 연결되어 웨이퍼 번인 신호(WBI)를 출력하는 논리 게이트와, 상기 제1패드와 제2패드에 드레인과 게이트가 각각 연결된 다수개의 NMOS트랜지스터들과, 상기 NMOS트랜지스터들의 소오스에 연결된 메모리 셀 어레이와, 상기 메모리 셀 어레이에 각 주전극이 연결된 다수개의 칼럼 선택선 트랜지스터들과, 상기 논리 게이트의 출력단에 각 게이트가 연결되고 각각의 제1전극은 상기 메모리 셀 어레이에 연결되어 상기 제1패드와 제2패드 중 어느 하나가 논리 하이 레벨이 되면 도통하는 두 개의 MOS트랜지스터들과, 상기 MOS트랜지스터들의 제2전극에 각각 연결된 제3패드 및 제4패드 및 상기 논리 게이트의 출력단에 입력단이 연결되고 출력단은 상기 칼럼 선택선 트랜지스터들의 게이트들에 연결되어 상기 제1패드와 제2패드 중 어느 하나가 논리 하이 레벨이 되면 상기 칼럼 선택선 트랜지스터들을 도통시키는 칼럼 어드레스 프리 디코더를 구비하는 반도체 메모리 장치의 번인 스트레스 회로를 제공한다.In order to achieve the above object, the present invention provides a wafer burn-in signal (WBI) by connecting an input terminal to a first pad and a second pad to which a voltage for burn-in stress is applied in a semiconductor memory device, and an input terminal of the first pad and the second pad. An output logic gate, a plurality of NMOS transistors each having a drain and a gate connected to the first pad and the second pad, a memory cell array connected to a source of the NMOS transistors, and a main electrode connected to the memory cell array When each gate is connected to a plurality of column select line transistors and an output terminal of the logic gate, and each of the first electrodes is connected to the memory cell array, any one of the first pad and the second pad becomes a logic high level. Two MOS transistors conducting, a third pad and a fourth pad connected to the second electrode of the MOS transistors, and the logic gay, respectively. An input terminal is connected to an output terminal of the output terminal, and an output terminal is connected to gates of the column select line transistors so that either one of the first pad and the second pad is at a logic high level. The burn-in stress circuit of the semiconductor memory device provided is provided.
바람직하기는, 상기 칼럼 어드레스 프리 디코더는 칼럼 어드레스를 입력으로 하는 낸드 게이트와, 전원 전압과 상기 낸드 게이트의 제어단에 제1전극과 제2전극이 각각 연결되고 게이트는 웨이퍼 번인(WBI) 신호에 연결된 PMOS트랜지스터와, 웨이퍼 번인 신호에 게이트가 연결되고 드레인은 상기 낸드 게이트의 출력단에 연결되며 소오스는 접지된 NMOS트랜지스터와, 상기 낸드 게이트의 출력단에 입력단이 연결된 인버터와, 칼럼 어드레스 신호와 웨이퍼 번인(WBI) 신호를 입력으로 하는 노아 게이트와, 상기 노아 게이트의 출력단에 입력단이 연결된 다른 인버터와, 상기 인버터와 다른 인버터의 출력을 입력으로 하는 다른 낸드 게이트 및 상기 다른 낸드 게이트의 출력을 입력으로 하고 출력단은 칼럼 선택선에 연결된 또 다른 인버터로 구성한다.Preferably, the column address predecoder comprises a NAND gate having a column address as an input, a first electrode and a second electrode connected to a power supply voltage and a control terminal of the NAND gate, respectively, and the gate is connected to a wafer burn-in (WBI) signal. A connected PMOS transistor, a gate connected to a wafer burn-in signal, a drain connected to an output terminal of the NAND gate, and a source connected to a grounded NMOS transistor, an inverter connected to an input terminal of an output terminal of the NAND gate, a column address signal and a wafer burn-in ( Noa gate for inputting a WBI) signal, another inverter having an input terminal connected to an output terminal of the noah gate, another NAND gate for outputting the inverter and another inverter, and an output of the other NAND gate as an input terminal Consists of another inverter connected to the column select line.
또한, 상기 논리 게이트는 상기 제1패드와 제2패드에 입력단이 연결된 노아 게이트와, 상기 노아 게이트의 출력단에 입력단이 연결되고 출력단은 상기 두 개의 MOS트랜지스터들의 게이트와 상기 칼럼 어드레스 프리 디코더의 입력단에 연결된 인버터로 구성하고, 상기 두 개의 MOS트랜지스터들은 NMOS트랜지스터들로 구성한다.In addition, the logic gate may include a NOR gate having an input terminal coupled to the first pad and the second pad, an input terminal coupled to an output terminal of the NOA gate, and an output terminal coupled to an input terminal of the gates of the two MOS transistors and the column address free decoder. The two MOS transistors are configured as connected inverters and NMOS transistors.
상기 본 발명에 의하여 스토리지 노드 브리지가 제거되어 반도체 수율이 향상된다.According to the present invention, the storage node bridge is removed to improve semiconductor yield.
이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail through examples.
도 2는 본 발명의 반도체 메모리 장치의 번인 스트레스 회로도이다. 도 2중 도 1과 동일한 번호는 동일한 소자를 나타낸다. 도 2에 도시된 회로의 구조는 반도체 메모리 장치(11)에서, 번인 스트레스용 전압이 인가되는 제1 및 제2 패드들(13,15)과, 상기 제1 및 제2 패드들(13,15)에 입력단이 연결되어 웨이퍼 번인 신호(WBI)를 발생하는 논리 게이트(18)와, 상기 제1패드(13)에 드레인과 게이트가 연결된 NMOS트랜지스터들(21)과, 상기 제2패드(15)에 드레인과 게이트가 연결된 NMOS트랜지스터들(22)과, 상기 NMOS트랜지스터들(21)의 소오스에 연결된 워드라인들(WL1,WL3)과, 상기 NMOS트랜지스터들(22)의 소오스에 연결된 워드라인들(WL0,WL2)과, 상기 워드라인들(WL0,WL1,WL2,WL3)에 게이트들이 연결된 메모리 셀 트랜지스터들(23,24)과, 상기 메모리 셀 트랜지스터들(23,24)의 소오스들에 연결된 메모리 셀 캐패시터들(25,26)과, 상기 메모리 셀 트랜지스터들(23,24)의 드레인들에 연결된 비트라인쌍들(BL1/BL1B, BL2/BL2B)과, 상기 비트라인쌍들(BL1/BL1B, BL2/BL2B)에 연결된 센스 증폭기들(27)과, 상기 센스 증폭기들(27)의 출력단에 드레인들이 연결된 칼럼 선택선 트랜지스터들(29)과, 상기 칼럼 선택선 트랜지스터들(29)의 소오스들에 연결된 입출력선쌍(IO/IOB)과, 상기 칼럼 선택선 트랜지스터들(29)의 게이트들에 연결된 칼럼 선택선과, 상기 입출력선쌍(IO/IOB)에 연결된 기입 및 독출 회로(31)와, 상기 논리 게이트(18)의 출력단에 게이트가 연결되고 드레인은 상기 입출력선쌍(IO/IOB)에 연결된 NMOS트랜지스터들(39)과, 상기 NMOS트랜지스터들(39)의 소오스들에 연결된 제3 및 제4 패드들(35,37)과, 상기 논리 게이트(18)의 출력단에 입력단이 연결되고 출력단은 상기 칼럼 선택선에 연결되어 상기 제1 및 제2 패드들(13,15) 중 하나 또는 둘 모두에 번인 스트레스용 전압이 인가될 때 상기 칼럼 선택선 트랜지스터들(29)을 도통시키는 칼럼 어드레스 프리 디코더(33)로 구성되어 있다.2 is a burn-in stress circuit diagram of the semiconductor memory device of the present invention. In Fig. 2, the same numerals as in Fig. 1 denote the same elements. The structure of the circuit shown in FIG. 2 is the first and second pads 13 and 15 to which the burn-in stress voltage is applied, and the first and second pads 13 and 15 in the semiconductor memory device 11. Logic gate 18 having an input terminal coupled thereto to generate a wafer burn-in signal WBI, NMOS transistors 21 having a drain and a gate connected to the first pad 13, and the second pad 15. NMOS transistors 22 having a drain and a gate connected thereto, word lines WL1 and WL3 connected to a source of the NMOS transistors 21, and word lines connected to a source of the NMOS transistors 22. WL0, WL2, memory cell transistors 23 and 24 having gates connected to the word lines WL0, WL1, WL2, and WL3, and memory connected to sources of the memory cell transistors 23 and 24, respectively. Bit line pairs BL1 / BL1B and BL2 / BL2B connected to cell capacitors 25 and 26 and drains of the memory cell transistors 23 and 24. ), Sense amplifiers 27 connected to the bit line pairs BL1 / BL1B and BL2 / BL2B, column select line transistors 29 having drains connected to output terminals of the sense amplifiers 27, The input / output line pair IO / IOB connected to the sources of the column select line transistors 29, the column select line connected to the gates of the column select line transistors 29, and the input / output line pair IO / IOB. A write and read circuit 31 connected to the gate, an NMOS transistor 39 connected to an output terminal of the logic gate 18, and a drain thereof connected to the input / output line pair IO / IOB, and the NMOS transistors 39. Third and fourth pads 35 and 37 connected to the sources of the first and second pads 35 and 37, an input terminal of the logic gate 18, and an output terminal of the third and fourth pads 35 and 37. The column when a burn-in stress voltage is applied to one or both of It consists of a column address pre-decoder 33 for the conduction of taekseon transistor 29.
상기 논리 게이트(18)는 상기 제1패드(13)와 제2패드(15)에 입력단이 연결된 노아 게이트(17)와, 상기 노아 게이트(17)의 출력단에 입력단이 연결되고 출력단은 상기 두 개의 NMOS트랜지스터들(39)의 게이트와 상기 칼럼 어드레스 프리 디코더(33)의 입력단에 연결된 인버터(19)로 구성한다.The logic gate 18 includes a Noah gate 17 having an input terminal connected to the first pad 13 and a second pad 15, an input terminal connected to an output terminal of the Noah gate 17, and the output terminals are the two output terminals. The inverter 19 is connected to a gate of the NMOS transistors 39 and an input terminal of the column address predecoder 33.
상기 칼럼 어드레스 프리 디코더(33)는 도 3에 도시되어있다. 도 3에 도시된 회로의 구조는, 칼럼 어드레스들(CAa, CAb)을 입력하는 낸드 게이트(NAND Gate)(51)와, 전원 전압(Vdd)에 소오스가 연결되고 상기 낸드 게이트(51)의 제어단에 드레인이 연결되고 게이트에 웨이퍼 번인 신호(WBI)가 인가되는 PMOS트랜지스터(53)와, 웨이퍼 번인 신호(WBI)가 게이트에 인가되고 드레인은 상기 낸드 게이트(51)의 출력단에 연결되며 소오스는 접지된 NMOS트랜지스터(55)와, 상기 낸드 게이트(51)의 출력단에 입력단이 연결된 인버터(57)와, 칼럼 어드레스 신호(CAc)와 웨이퍼 번인 신호(WBI)를 입력하는 노아 게이트(61)와, 상기 노아 게이트(61)의 출력단에 입력단이 연결된 인버터(63)와, 상기 인버터들(57,63)의 출력들을 입력하는 낸드 게이트(65) 및 상기 낸드 게이트(65)의 출력을 입력하고 출력단은 칼럼 선택선에 연결된 인버터(67)로 구성한다.The column address free decoder 33 is shown in FIG. The structure of the circuit shown in FIG. 3 includes a NAND gate 51 for inputting column addresses CAa and CAb, a source connected to a power supply voltage Vdd, and controlling the NAND gate 51. The PMOS transistor 53 is connected to the drain and the wafer burn-in signal WBI is applied to the gate, the wafer burn-in signal WBI is applied to the gate, and the drain is connected to the output terminal of the NAND gate 51. A grounded NMOS transistor 55, an inverter 57 having an input connected to an output terminal of the NAND gate 51, a noah gate 61 for inputting a column address signal CAc and a wafer burn-in signal WBI; An inverter 63 having an input terminal connected to an output terminal of the NOR gate 61, a NAND gate 65 for inputting the outputs of the inverters 57 and 63, and an output of the NAND gate 65 are input. The inverter 67 is connected to the column select line.
도 2와 도 3을 참조하여 반도체 메모리 장치(11)에 번인 스트레스를 인가하는 방법을 설명하기로 한다. 제1패드(13)와 제2패드(15)에 번인 스트레스용 전압을 인가하면 NMOS트랜지스터들(21)과 NMOS트랜지스터들(22)이 도통한다. 이어서 워드라인들(WL0,WL1,WL2,WL3)이 활성화되어 메모리 셀 트랜지스터들(23,24)은 모두 도통한다.A method of applying burn-in stress to the semiconductor memory device 11 will be described with reference to FIGS. 2 and 3. When the burn-in stress voltage is applied to the first pad 13 and the second pad 15, the NMOS transistors 21 and the NMOS transistors 22 conduct. The word lines WL0, WL1, WL2, and WL3 are then activated so that the memory cell transistors 23 and 24 are both conductive.
이 때, 논리 게이트(18)는 논리 하이 레벨의 웨이퍼 번인 신호(WBI)를 발생한다. 그로 인하여 제3패드(35)와 제4패드(37)에 연결된 두 개의 NMOS트랜지스터들(39)이 도통하고 동시에 칼럼 어드레스 프리 디코더(33)에 의하여 칼럼 선택선이 활성화되어 칼럼 선택선 트랜지스터들(29)을 도통하게 한다. 이 상태에서 외부로부터 제3패드(35)에 논리 하이 레벨의 전압, 예컨대 전원 전압(Vdd)을 인가하고 제4패드(37)에 논리 로우 레벨의 전압, 예컨대 접지 전압을 인가하면 이 전압들은 입출력선쌍(IO/IOB)과 칼럼 선택선 트랜지스터들(29)과 센스 증폭기들(27) 및 비트라인쌍들(BL1/BL1B, BL2/BL2B)을 통하여 메모리 셀 트랜지스터들(23,24)과 메모리 셀 캐패시터들(25,26)에 입력된다. 즉, 기입 동작이 수행된다. 따라서, 상보 비트라인(BL1B)의 전압은 논리 로우 레벨이고 비트라인(BL2)의 전압은 논리 하이 레벨로 되어 상보 비트라인(BL1B)의 스토리지 노드(n1)와 비트라인(BL2)의 스토리지 노드 사이에 브리지(Bridge)가 형성되어있을 경우 비트라인(BL2)으로부터 상보 비트라인(BL1B)으로 전류가 흐르게 되어 상기 브리지는 스트레스를 받아서 단락(open)됨으로 상보 비트라인(BL1B)과 비트라인(BL2)은 정상적인 동작을 수행하게 되어 번인 스트레스 효과가 증대된다.At this time, the logic gate 18 generates a logic high level wafer burn-in signal WBI. As a result, the two NMOS transistors 39 connected to the third pad 35 and the fourth pad 37 become conductive, and at the same time, the column select line is activated by the column address predecoder 33 so that the column select line transistors ( 29). In this state, when a logic high level voltage, for example, a power supply voltage Vdd is applied to the third pad 35 from the outside and a logic low level voltage, for example, a ground voltage is applied to the fourth pad 37, these voltages are inputted and outputted. The memory cell transistors 23 and 24 and the memory cell through the line pair IO / IOB, the column select line transistors 29, the sense amplifiers 27, and the bit line pairs BL1 / BL1B and BL2 / BL2B. Input to capacitors 25 and 26. That is, the write operation is performed. Therefore, the voltage of the complementary bit line BL1B is at a logic low level and the voltage of the bit line BL2 is at a logic high level, so that between the storage node n1 of the complementary bit line BL1B and the storage node of the bit line BL2. If a bridge is formed in the current, the current flows from the bit line BL2 to the complementary bit line BL1B, and the bridge is stressed and short-circuited to open the complementary bit line BL1B and the bit line BL2. The normal operation is performed to increase the burn-in stress effect.
도 2에서는 제3패드(35)와 제4패드(37)로 메모리 셀 트랜지스터들(23,24)에 데이터를 기입하기 위한 전압을 인가하도록 하였으나 기존의 데이터 입출력 패드들(미도시)을 이용하여 상기 도 2의 기입 동작을 수행할 수도 있다.In FIG. 2, a voltage for writing data to the memory cell transistors 23 and 24 is applied to the third pad 35 and the fourth pad 37. However, conventional data input / output pads (not shown) may be used. The write operation of FIG. 2 may be performed.
도 4는 상기 도 2의 번인 스트레스를 위한 신호들의 타이밍도이다. 제1패드(13)와 제2패드(15)에 번인 스트레스용 전압이 인가되면 웨이퍼 번인 신호(WBI)가 논리 하이 레벨이 됨과 동시에 워드라인들(WL0,WL1,WL2,WL3)이 활성화된다. 웨이퍼 번인 신호(WBI)가 논리 하이 레벨이면 칼럼 선택선도 활성화된다. 이 상태에서 제3패드(35)에 논리 하이 레벨의 전압이 인가되고 제4패드(37)에 논리 로우 레벨의 전압이 인가되면 입출력선(IO)의 전압은 논리 하이 레벨로 되고 상보 입출력선(IOB)의 전압은 논리 로우 레벨로 된다. 따라서, 칼럼 선택선이 이미 활성화되어있으므로 비트라인들(BL1, BL2)의 전압들은 논리 하이 레벨로 되고 상보 비트라인들(BL1B,BL2B)의 전압들은 논리 로우 레벨로 되어 스토리지 노드들(N2)의 전압들도 논리 하이 레벨로 된다.4 is a timing diagram of signals for burn-in stress of FIG. 2. When the burn-in stress voltage is applied to the first pad 13 and the second pad 15, the wafer burn-in signal WBI becomes a logic high level and the word lines WL0, WL1, WL2, and WL3 are activated. The column select line is also activated when the wafer burn-in signal WBI is at a logic high level. In this state, when the logic high level voltage is applied to the third pad 35 and the logic low level voltage is applied to the fourth pad 37, the voltage of the input / output line IO becomes the logic high level and the complementary input / output line ( The voltage of IOB) is at a logic low level. Therefore, since the column select line is already activated, the voltages of the bit lines BL1 and BL2 are at a logic high level, and the voltages of the complementary bit lines BL1B and BL2B are at a logic low level, so that the voltages of the storage nodes N2 are changed. The voltages are also at logic high levels.
도 4에서 비트라인쌍들(BL1/BL1B,BL2/BL2B)의 전압 레벨(A)은 칼럼 선택선 트랜지스터들(도 2의 29)에서 문턱전압 손실이 발생함을 나타내고, 비트라인쌍들(BL1/BL1B,BL2/BL2B)의 전압 레벨(B)은 상기 전압 레벨(A)에서 발생한 칼럼 선택선 트랜지스터들(도 2의 29)의 문턱 전압이 센스 증폭기들(27)에 의해 보상된 상태를 나타낸다.In FIG. 4, the voltage level A of the bit line pairs BL1 / BL1B and BL2 / BL2B indicates that a threshold voltage loss occurs in the column select line transistors 29 of FIG. 2, and the bit line pairs BL1. The voltage level B of / BL1B, BL2 / BL2B represents a state in which the threshold voltages of the column select line transistors (29 in FIG. 2) generated at the voltage level A are compensated by the sense amplifiers 27. .
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.
상술한 바와 같이 본 발명에 따르면, 어드레스 신호를 인가하지 않고서도 정상적인 기입 동작과 동일한 동작을 통하여 메모리 셀 트랜지스터들(23,24)과 메모리 셀 캐패시터들(25,26)에 번인 스트레스용 전압을 인가함으로써 메모리 셀 트랜지스터들(23,24)과 메모리 셀 캐패시터들(25,26)에 스트레스를 인가할 수 있다. 그로 인하여 스토리지 노드 브리지를 단락시킬 수 있다. 또한, 번인시 외부 전압이 입출력선쌍(IO/IOB)과 칼럼 어드레스 프리 디코더(3) 및 칼럼 선택선 트랜지스터들(29)을 통과하기 때문에 입출력선쌍(IO/IOB)과 칼럼 어드레스 프리 디코더(33) 및 칼럼 선택선 트랜지스터들(29)에도 메모리 셀 트랜지스터들(23,24)과 동일한 스트레스 효과가 있어서 반도체 메모리 장치(11)의 신뢰도가 매우 향상된다.As described above, according to the present invention, the burn-in stress voltage is applied to the memory cell transistors 23 and 24 and the memory cell capacitors 25 and 26 through the same operation as the normal write operation without applying the address signal. As a result, stress may be applied to the memory cell transistors 23 and 24 and the memory cell capacitors 25 and 26. As a result, the storage node bridge can be shorted. In addition, since the external voltage passes through the input / output line pair IO / IOB, the column address predecoder 3, and the column select line transistors 29 at burn-in, the input / output line pair IO / IOB and the column address predecoder 33 The column select line transistors 29 also have the same stress effect as the memory cell transistors 23 and 24, so that the reliability of the semiconductor memory device 11 is greatly improved.
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