JPS63313246A - パワ−オフ回路 - Google Patents
パワ−オフ回路Info
- Publication number
- JPS63313246A JPS63313246A JP62149333A JP14933387A JPS63313246A JP S63313246 A JPS63313246 A JP S63313246A JP 62149333 A JP62149333 A JP 62149333A JP 14933387 A JP14933387 A JP 14933387A JP S63313246 A JPS63313246 A JP S63313246A
- Authority
- JP
- Japan
- Prior art keywords
- power
- signal
- cpu
- counter
- counters
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000013078 crystal Substances 0.000 abstract description 3
- 230000006378 damage Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Landscapes
- Power Sources (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はパワーオフ回路に関し、特にＣＰＵの暴走時に
も、強制的に電源をオフすることが可能なパワーオフ回
路に関する。
も、強制的に電源をオフすることが可能なパワーオフ回
路に関する。
従来技術 ゛
従来知られているパワーオフ回路は、セット時間の経過
後、パワーオフ動作を行うものであり、通常動作中に何
等かのトラブルでＣＰＵが暴走したりすると、データ破
壊を起こす場合があった。
後、パワーオフ動作を行うものであり、通常動作中に何
等かのトラブルでＣＰＵが暴走したりすると、データ破
壊を起こす場合があった。
これは、従来のパワーオフ回路が、ＣＰＵが正常動作を
行うことを前提として、セット時間が経過すると、各デ
ータ処理が終了するものとして、パワーオフを行ってい
たためである。しかし、この回路では、何等かの原因で
ＣＰＵが暴走するとデータ処理ができなくなり、パワー
オフが何時までたってもできないことになり、データ破
壊やユニット破壊、また、最悪の場合、火災になるとい
う重大な問題があった。
行うことを前提として、セット時間が経過すると、各デ
ータ処理が終了するものとして、パワーオフを行ってい
たためである。しかし、この回路では、何等かの原因で
ＣＰＵが暴走するとデータ処理ができなくなり、パワー
オフが何時までたってもできないことになり、データ破
壊やユニット破壊、また、最悪の場合、火災になるとい
う重大な問題があった。
目 的
本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来のパワーオフ回路における上述の如
き問題を解消し、ＣＰＵの暴走時にも、強制的に電源を
オフすることが可能なパワーオフ回路を提供することに
ある。
するところは、従来のパワーオフ回路における上述の如
き問題を解消し、ＣＰＵの暴走時にも、強制的に電源を
オフすることが可能なパワーオフ回路を提供することに
ある。
構 成
本発明の上記目的は、ＣＰＵを含むシステムのパワーオ
フ回路にお４Ｎで、クロック発生手段からの信号により
カウントアツプされ、前記ＣＰＵからの信号により定期
的にクリアされる２つのカウンタを設けて、前記ＣＰＵ
からのクリア信号がなく、前記カウンタの少なくとも一
方が設定された値に達した場合に、システムのパワーオ
フ信号を発生する如く構成したことを特徴とするパワー
オフ回路によって達成される。
フ回路にお４Ｎで、クロック発生手段からの信号により
カウントアツプされ、前記ＣＰＵからの信号により定期
的にクリアされる２つのカウンタを設けて、前記ＣＰＵ
からのクリア信号がなく、前記カウンタの少なくとも一
方が設定された値に達した場合に、システムのパワーオ
フ信号を発生する如く構成したことを特徴とするパワー
オフ回路によって達成される。
本発明においては、システムのパワーオフ信号を発生す
る手段を、通常は、ＣＰＵから定期的に供給されるクリ
ア信号により抑制しておき、何等かの異常により、上記
ＣＰＵからのクリア信号が途絶えた場合には、上記抑制
が効かなくなって、システムのパワーオフ信号を発生す
る手段を動作させるというものである。
る手段を、通常は、ＣＰＵから定期的に供給されるクリ
ア信号により抑制しておき、何等かの異常により、上記
ＣＰＵからのクリア信号が途絶えた場合には、上記抑制
が効かなくなって、システムのパワーオフ信号を発生す
る手段を動作させるというものである。
以下、本発明の構成を、実施例に基づいてより詳細に説
明する。
明する。
第１図は本発明の一実施例を示すパワーオフ回路の構成
図である。図において、１はＣＰＵであり、その出力Ｓ
ｉ、Ｓ２は交互にカウンタ（Ａ）３とカウンタ（Ｂ）４
へクリア信号（ＣＬ Ｒ）を出力し、各カウンタをクリ
アする。また、２はクリスタルであり、上記カウンタ（
Ａ）３とカウンタ（Ｂ）４のカウントアツプ用クロック
信号（ＣＬＫ）を出力する。カウンタ（Ａ）３とカウン
タ（Ｂ）４は、通常、ＣＰＵＩの動作時は、上記ＣＬＫ
入力に同期してカウントアツプを行って行くが、カウン
タのＯＵＴ端子から出力される前に、ＣＰＵＩから上述
のＣＬＲ信号が入力されて、カウントクリアされ、再度
カウントを始める如く構成されている。
図である。図において、１はＣＰＵであり、その出力Ｓ
ｉ、Ｓ２は交互にカウンタ（Ａ）３とカウンタ（Ｂ）４
へクリア信号（ＣＬ Ｒ）を出力し、各カウンタをクリ
アする。また、２はクリスタルであり、上記カウンタ（
Ａ）３とカウンタ（Ｂ）４のカウントアツプ用クロック
信号（ＣＬＫ）を出力する。カウンタ（Ａ）３とカウン
タ（Ｂ）４は、通常、ＣＰＵＩの動作時は、上記ＣＬＫ
入力に同期してカウントアツプを行って行くが、カウン
タのＯＵＴ端子から出力される前に、ＣＰＵＩから上述
のＣＬＲ信号が入力されて、カウントクリアされ、再度
カウントを始める如く構成されている。
上述の如き動作により、上記カウンタ（Ａ）３とカウン
タ（Ｂ）４は、ＣＰＵ１から交互にカウントクリアされ
るので、通常は、カウンタ（Ａ）３およびカウンタ（Ｂ
）４のＯＵＴ端子からの出力はｔｔ Ｌ ｌｊのままに
なっている。この状況を第２図のタイミングチャートに
示す。なお、ここでは、カウンタ（Ａ）３とカウンタ（
Ｂ）４は、（Ｆ）、、に設定されているものとする。
タ（Ｂ）４は、ＣＰＵ１から交互にカウントクリアされ
るので、通常は、カウンタ（Ａ）３およびカウンタ（Ｂ
）４のＯＵＴ端子からの出力はｔｔ Ｌ ｌｊのままに
なっている。この状況を第２図のタイミングチャートに
示す。なお、ここでは、カウンタ（Ａ）３とカウンタ（
Ｂ）４は、（Ｆ）、、に設定されているものとする。
しかし、ＣＰＵＩの暴走が発生したような場合には、上
述のＣＬＲ信号が入力されなくなり、カウンタ（Ａ）３
とカウンタ（Ｂ）４に対する、ＣＰＵ１からの交互のカ
ウントクリアが行わ九なくなるので、カウンタ（Ａ）３
とカウンタ（Ｂ）４のＯＵＴ端子からの出力は“Ｈ”と
なり、これは、オアゲート５を通って、パワーオフ信号
として外部へ出力され、電源の切断信号となる。
述のＣＬＲ信号が入力されなくなり、カウンタ（Ａ）３
とカウンタ（Ｂ）４に対する、ＣＰＵ１からの交互のカ
ウントクリアが行わ九なくなるので、カウンタ（Ａ）３
とカウンタ（Ｂ）４のＯＵＴ端子からの出力は“Ｈ”と
なり、これは、オアゲート５を通って、パワーオフ信号
として外部へ出力され、電源の切断信号となる。
第３図、第４図に、ＣＰＵＩのＳ工信号９Ｓ２信号が動
作しない場合、第５図にＳ１信号およびＳ２信号の両方
が動作しない場合のタイミングチャートを示す。
作しない場合、第５図にＳ１信号およびＳ２信号の両方
が動作しない場合のタイミングチャートを示す。
なお、本実施例において回路内にカウンタを２つ有する
のは、ＣＰＵＩの暴走時に、片方のカウンタでプログラ
ムがハングアップ状態になって、カウントができなくな
っても、他方のカウンタが動作して、パワーオフ信号を
出力できるようにするためである。
のは、ＣＰＵＩの暴走時に、片方のカウンタでプログラ
ムがハングアップ状態になって、カウントができなくな
っても、他方のカウンタが動作して、パワーオフ信号を
出力できるようにするためである。
効 果
以上述べた如く、本発明によれば、ＣＰＵを含むシステ
ムのパワーオフ回路において、クロック発生手段からの
信号によりカウントアツプされ、前記ＣＰＵからの信号
により定期的にクリアされる２つのカウンタを設けて、
前記ＣＰＵからのクリア信号がなく、前記カウンタの少
なくとも一方が設定された値に達した場合に、システム
のパワーオフ信号を発生する如く構成したので、ＣＰＵ
の暴走時にも１強制的に電源をオフすることが可能なパ
ワーオフ回路を実現できるという顕著な効果を奏するも
のである。
ムのパワーオフ回路において、クロック発生手段からの
信号によりカウントアツプされ、前記ＣＰＵからの信号
により定期的にクリアされる２つのカウンタを設けて、
前記ＣＰＵからのクリア信号がなく、前記カウンタの少
なくとも一方が設定された値に達した場合に、システム
のパワーオフ信号を発生する如く構成したので、ＣＰＵ
の暴走時にも１強制的に電源をオフすることが可能なパ
ワーオフ回路を実現できるという顕著な効果を奏するも
のである。
第１図は本発明の一実施例を示すパワーオフ回路の構成
図、第２図〜第５図はその動作を示すタイミングチャー
トである。 １ ： Ｃ：ＰＵ、２：クリスタル、３，４：カウンタ
、５ニオアゲート、ＣＬＲ：クリア信号、ＣＬＫ：クロ
ック信号。
図、第２図〜第５図はその動作を示すタイミングチャー
トである。 １ ： Ｃ：ＰＵ、２：クリスタル、３，４：カウンタ
、５ニオアゲート、ＣＬＲ：クリア信号、ＣＬＫ：クロ
ック信号。
Claims (1)
- （１）ＣＰＵを含むシステムのパワーオフ回路において
、クロック発生手段からの信号によりカウントアップさ
れ、前記ＣＰＵからの信号により定期的にクリアされる
２つのカウンタを設けて、前記ＣＰＵからのクリア信号
がなく、前記カウンタの少なくとも一方が設定された値
に達した場合に、システムのパワーオフ信号を発生する
如く構成したことを特徴とするパワーオフ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62149333A JPS63313246A (ja) | 1987-06-16 | 1987-06-16 | パワ−オフ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62149333A JPS63313246A (ja) | 1987-06-16 | 1987-06-16 | パワ−オフ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63313246A true JPS63313246A (ja) | 1988-12-21 |
Family
ID=15472814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62149333A Pending JPS63313246A (ja) | 1987-06-16 | 1987-06-16 | パワ−オフ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63313246A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007299247A (ja) * | 2006-05-01 | 2007-11-15 | Nec Computertechno Ltd | システム制御装置、およびシステム制御回路を備えたサーバ装置 |
-
1987
- 1987-06-16 JP JP62149333A patent/JPS63313246A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007299247A (ja) * | 2006-05-01 | 2007-11-15 | Nec Computertechno Ltd | システム制御装置、およびシステム制御回路を備えたサーバ装置 |
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