JPS6161427B2 - - Google Patents
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- JPS6161427B2 JPS6161427B2 JP55106021A JP10602180A JPS6161427B2 JP S6161427 B2 JPS6161427 B2 JP S6161427B2 JP 55106021 A JP55106021 A JP 55106021A JP 10602180 A JP10602180 A JP 10602180A JP S6161427 B2 JPS6161427 B2 JP S6161427B2
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- flip
- flop
- check
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- 230000010365 information processing Effects 0.000 claims description 8
- 238000012360 testing method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
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- 230000010354 integration Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】
本発明は、障害処理機能を検査する手段を有す
る、データ処理システムの情報処理装置に関す
る。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an information processing apparatus for a data processing system, which has means for testing a fault handling function.
従来、この種のデータ処理装置では、障害処理
機能を検査する手段として、人手操作により擬似
的に障害を発生させ、検出する方法がとられてい
た。 Conventionally, in this type of data processing apparatus, a method of detecting a failure by generating a pseudo failure manually has been used as a means of testing the failure handling function.
しかし障害の種類だけでも転送系、演算系、制
御系等と多岐にわたつており、これらの障害を検
出する各障害検出回路に対応し、有効な時期に１
つ１つ手操作で擬似的に障害を発生させるには多
大な時間を費すのみならず、操作の複雑なものま
た操作が不可能に近いものもあるため非常に困難
をきわめていた。 However, the types of failures are diverse, such as transfer systems, calculation systems, control systems, etc., and each fault detection circuit that detects these faults is
Not only does it take a lot of time to create a simulated failure one by one manually, but it is also extremely difficult because some operations are complex or almost impossible.
さらに近年の技術進歩による構成素子の高集積
度化、回路の高密度化は人手操作をより一層困難
なものにしているという欠点があつた。 Furthermore, recent technological advances have resulted in higher integration of constituent elements and higher density of circuits, which has the disadvantage of making manual operation even more difficult.
本発明の目的は制御装置のフアームウエアによ
り制御することにより、上記欠点を除去し、人手
操作なしに有効な時期に任意の個所に擬似的に障
害を発生させることの出来る情報処理装置を提供
することにある。 An object of the present invention is to provide an information processing device that eliminates the above-mentioned drawbacks and can generate a pseudo failure at any location at an effective time without manual operation by controlling the controller using firmware. There is a particular thing.
前記目的を達成するために本発明による情報処
理装置は、制御装置のフアームウエアにより制御
され、動作時における種々のエラー状態をチエツ
クする複数のチエツク手段と前記各チエツク手段
に対応するチエツクタイミングを発生する手段を
有する、データ処理システムの情報処理装置にお
いて、前記フアームウエアによりセツト、リセツ
トおよび読み出し可能な障害発生フリツプフロツ
プを前記各チエツク手段に対応して設け、各フリ
ツプフロツプ出力とそのフリツプフロツプに対応
するチエツク手段出力とでそれぞれ論理和を作成
し、さらに前記各論理和出力と前記対応するチエ
ツクタイミングとの論理積を作成して以後の処理
を行う回路部に送出し前記フアームウエアにエラ
ーが報告されたとき前記障害発生フリツプフロツ
プと前記各チエツク手段対応に設けられている障
害表示フリツプフロツプとを読み出し、擬似障害
によりエラーが発生したが否かを認識するように
構成されている。 In order to achieve the above object, an information processing device according to the present invention is controlled by firmware of a control device, and includes a plurality of check means for checking various error states during operation, and a check timing corresponding to each of the check means. In the information processing apparatus of the data processing system, a fault occurrence flip-flop which can be set, reset and read by the firmware is provided corresponding to each of the check means, and each flip-flop output and a check means corresponding to the flip-flop are provided. A logical sum is created between each of the logical sum outputs and the corresponding check timing, and a logical product is created between each of the logical sum outputs and the corresponding check timing and sent to a circuit section that performs subsequent processing.When an error is reported to the firmware. The fault occurrence flip-flop and the fault display flip-flop provided corresponding to each of the checking means are read out to recognize whether or not an error has occurred due to a pseudo fault.
以下、図面を参照して本発明をさらに詳しく説
明する。 Hereinafter, the present invention will be explained in more detail with reference to the drawings.
第１図は本発明による情報処理装置の一実施例
を示す図である。 FIG. 1 is a diagram showing an embodiment of an information processing apparatus according to the present invention.
本図は各障害処理機能を検査するための障害を
発生させる回路部を中心に示した回路図である。
図において、１１〜１ｎは各エラーに対応して設
けられたエラーチエツク回路である。 This figure is a circuit diagram mainly showing a circuit section that causes a fault for testing each fault handling function.
In the figure, 11 to 1n are error check circuits provided corresponding to each error.
制御装置８のフアームウエアからの動作指示に
より制御回路５が働き出すと、所定の動作状態時
に、タイミング発生回路４からエラーチエツクタ
イミング信号が発生し、対応するアンド回路３１
〜３ｎに入力する。アンド回路３１〜３ｎのもう
一方の入力にはオア回路２１〜２ｎを通してくる
エラーチエツク回路１１〜１ｎの出力が入つてお
り、タイミング信号によりアド回路３１〜３ｎの
ゲートが開くことにより、エラー信号が制御回路
５および対応するエラー表示フリツプフロツプ６
１〜６ｎへ入力される。エラー信号を受けた制御
回路５は所定の動作を実行し、必要ならば制御装
置８へ知らせる。制御装置８のフアームウエア
は、エラー表示フリツプフロツプ６１〜６ｎ等を
読み出し、エラーの詳細情報を知るとともに所定
のエラー処理動作を行なう。 When the control circuit 5 starts working in accordance with an operation instruction from the firmware of the control device 8, an error check timing signal is generated from the timing generation circuit 4 in a predetermined operating state, and the corresponding AND circuit 31 is generated.
~3n. The outputs of the error check circuits 11 to 1n, which pass through the OR circuits 21 to 2n, are input to the other inputs of the AND circuits 31 to 3n, and when the gates of the add circuits 31 to 3n are opened by the timing signal, , the error signal is sent to the control circuit 5 and the corresponding error indicating flip-flop 6.
1 to 6n. The control circuit 5 that receives the error signal executes a predetermined operation and notifies the control device 8 if necessary. The firmware of the control device 8 reads the error display flip-flops 6 1 to 6n, etc., learns detailed error information, and performs a predetermined error processing operation.
次に本発明の特徴であるフアームウエアにより
擬似的にエラーを発生させる方法について説明す
る。 Next, a method of generating a pseudo error using firmware, which is a feature of the present invention, will be explained.
まず、フアームウエアは生起させたいエラー状
態（障害）に対応する擬似障害発生フリツプフロ
ツプ７１〜７ｎを“１”にセツトし、制御回路５
に対して動作指示を行なう。所定の動作状態にな
つたとき、タイミング発生回路４から対応するエ
ラーに対するチエツクタイミング信号が発生し、
アンド回路３１〜３ｎのゲートが開くことによ
り、あらかじめセツトされている擬似障害発生フ
リツプフロツプ７１〜７ｎの出力がオア回路２１
〜２ｎを通して、制御回路５および対応するエラ
ー表示フリツプフロツプ６１〜６ｎへ出力され
る。フアームウエアはエラーを制御回路５より報
告されると、擬似障害フリツプフロツプ７１〜７
ｎおよびエラー表示フリツプフロツプ６１〜６ｎ
等を読み出すことにより、擬似障害によりエラー
が発生したことを知り、所定のエラー処理動作を
行なう。 First, the firmware sets the pseudo-failure generation flip-flops 7 1 to 7n corresponding to the error state (fault) that it wants to cause to "1", and then the control circuit 5
gives operation instructions to the When a predetermined operating state is reached, a check timing signal for the corresponding error is generated from the timing generation circuit 4,
By opening the gates of the AND circuits 31 to 3n, the outputs of the preset pseudo failure flip-flops 71 to 7n are converted to the OR circuit 21.
2n to the control circuit 5 and the corresponding error indicating flip-flops 61 to 6n. When the firmware receives an error report from the control circuit 5, it sends the pseudo fault flip-flops 71 to 7.
n and error display flip-flops 61 to 6n
etc., it is learned that an error has occurred due to a pseudo failure, and a predetermined error handling operation is performed.
本発明は以上説明したように、フアームウエア
制御による装置に施し、エラーチエツク回路に対
応した擬似障害発生フリツプフロツプ、オア回路
およびアンド回路を設け、チエツクタイミング回
路およびエラー表示フリツプフロツプを利用する
構成である。したがつて擬似エラー信号発生のた
めの回路は必要最少限でよく、手動プログラム制
御等による場合の擬似エラー信号発生回路に比較
して、回路構成が簡単になる。 As described above, the present invention is implemented in a firmware-controlled device, is provided with a pseudo failure flip-flop, an OR circuit, and an AND circuit corresponding to an error check circuit, and utilizes a check timing circuit and an error display flip-flop. Therefore, the circuit for generating the pseudo error signal is required to be the minimum necessary, and the circuit configuration is simpler than that of a pseudo error signal generating circuit using manual program control or the like.
また、エラーチエツク回路からのエラー信号お
よび擬似障害発生回路からの擬似エラー信号とも
にチエツクタイミング回路によりアンド回路を開
放してエラー表示フリツプフロツプに表示させ、
フアームウエアにエラーが報告された場合、擬似
障害発生回路とエラー表示フリツプフロツプを読
み出す構成であるので、疑似エラー信号によるエ
ラーであることが確認でき、運転中での並行した
擬似エラー信号による試験の正当性をチエツクで
きるという効果がある。 Furthermore, both the error signal from the error check circuit and the pseudo error signal from the pseudo fault generation circuit are displayed on the error display flip-flop by opening the AND circuit by the check timing circuit.
If an error is reported to the firmware, the pseudo-fault generation circuit and error display flip-flop are read out, so it can be confirmed that the error is caused by a pseudo-error signal, and the test using parallel pseudo-error signals during operation can be validated. It has the effect of being able to check your sexuality.
図は本発明による情報処理装置の一実施例を示
す回路図である。
１１〜１ｎ……エラーチエツク回路、２１〜２
ｎ……オア回路、３１〜３ｎ……アンド回路、４
……チエツクタイミング発生回路、５……制御回
路、６１〜６ｎ……エラー表示フリツプフロツ
プ、７１〜７ｎ……擬似障害発生フリツプフロツ
プ。
The figure is a circuit diagram showing an embodiment of an information processing device according to the present invention. 1 1 to 1n...Error check circuit, 2 1 to 2
n...OR circuit, 3 1 to 3n...AND circuit, 4
. . . Check timing generation circuit, 5 . . . Control circuit, 6 1 to 6 n . . . error display flip-flops, 7 1 to 7 n .
Claims (1)
動作時における種々のエラー状態をチエツクする
複数のチエツク手段と前記各チエツク手段に対応
するチエツクタイミングを発生する手段を有す
る、データ処理システムの情報処理装置におい
て、前記フアームウエアによりセツト、リセツト
および読み出し可能な障害発生フリツプフロツプ
を前記各チエツク手段に対応して設け、各フリツ
プフロツプ出力とそのフリツプフロツプに対応す
るチエツク手段出力とでそれぞれ論理和を作成
し、さらに前記各論理和出力と前記対応するチエ
ツクタイミングとの論理積を作成して以後の処理
を行う回路部に送出し前記フアームウエアにエラ
ーが報告されたとき前記障害発生フリツプフロツ
プと前記各チエツク手段対応に設けられている障
害表示フリツプフロツプとを読み出し、擬似障害
によりエラーが発生したか否かを認識するように
構成したことを特徴とする情報処理装置。1 Controlled by the firmware of the control device,
In an information processing device of a data processing system, which has a plurality of check means for checking various error states during operation and means for generating check timing corresponding to each of the check means, the firmware can set, reset, and read out the information. A fault occurrence flip-flop is provided corresponding to each of the above-mentioned check means, and a logical sum is created between each flip-flop output and the check means output corresponding to the flip-flop, and further a logical sum is created between each of the above-mentioned logical sum outputs and the corresponding check timing. A logical product is created and sent to a circuit section that performs subsequent processing. When an error is reported to the firmware, the fault occurrence flip-flop and the fault display flip-flop provided corresponding to each of the check means are read out and a pseudo fault is detected. An information processing device characterized by being configured to recognize whether or not an error has occurred.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10602180A JPS5731057A (en) | 1980-08-01 | 1980-08-01 | Information processing equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10602180A JPS5731057A (en) | 1980-08-01 | 1980-08-01 | Information processing equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5731057A JPS5731057A (en) | 1982-02-19 |
| JPS6161427B2 true JPS6161427B2 (en) | 1986-12-25 |
Family
ID=14422990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10602180A Granted JPS5731057A (en) | 1980-08-01 | 1980-08-01 | Information processing equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5731057A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02502568A (en) * | 1987-03-16 | 1990-08-16 | セトラ システムズ，インコーポレイテッド | Compact force transducer with mechanical motion amplification means |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020247A (en) * | 1983-07-15 | 1985-02-01 | Nec Corp | Fault detection device |
-
1980
- 1980-08-01 JP JP10602180A patent/JPS5731057A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02502568A (en) * | 1987-03-16 | 1990-08-16 | セトラ システムズ，インコーポレイテッド | Compact force transducer with mechanical motion amplification means |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5731057A (en) | 1982-02-19 |
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