JPH01222467A - 半導体装置用パッケージ - Google Patents
半導体装置用パッケージInfo
- Publication number
- JPH01222467A JPH01222467A JP4899988A JP4899988A JPH01222467A JP H01222467 A JPH01222467 A JP H01222467A JP 4899988 A JP4899988 A JP 4899988A JP 4899988 A JP4899988 A JP 4899988A JP H01222467 A JPH01222467 A JP H01222467A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output terminal
- output terminals
- package
- lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 239000004020 conductor Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 230000000644 propagated effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/306—Lead-in-hole components, e.g. affixing or retention before soldering, spacing means
- H05K3/308—Adaptations of leads
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置用パッケージに関し、特にＰ Ｇ
Ａ （Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）型の半導体装置
用パッケージに関する。
Ａ （Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）型の半導体装置
用パッケージに関する。
従来、一般にＰ Ｇ Ａ （Ｐｉｎ Ｇｒｉｄ Ａｒｒ
ａｙ）型の半導体装置用パッケージ３０は、第６図（ａ
）、（ｂ）に示すように、素子取付基板３１と、リード
３５が導電性物質でパターンニングされたリード形成板
３２．３３と、キャップ取付板３４及び入出力端子３６
によって構成されており、１つのり−ド３５に対して１
つの入出力端子３６がそれぞれ対応していた。
ａｙ）型の半導体装置用パッケージ３０は、第６図（ａ
）、（ｂ）に示すように、素子取付基板３１と、リード
３５が導電性物質でパターンニングされたリード形成板
３２．３３と、キャップ取付板３４及び入出力端子３６
によって構成されており、１つのり−ド３５に対して１
つの入出力端子３６がそれぞれ対応していた。
上述した従来のＰＧＡ型半導体装置用パッケージは、１
つのリードに対して１つの入出力端子が対応しているの
で、今後の半導体装置の高集積化及び大規模化に伴う入
出力端子の増加に対しては、半導体装置用パッケージの
サイズを拡大し且つ入出力端子の増加を行って対処しな
ければならないという欠点がある。
つのリードに対して１つの入出力端子が対応しているの
で、今後の半導体装置の高集積化及び大規模化に伴う入
出力端子の増加に対しては、半導体装置用パッケージの
サイズを拡大し且つ入出力端子の増加を行って対処しな
ければならないという欠点がある。
本発明の半導体装置用パッケージは、導電性物質からな
る複数のリードをパターンニングしてなる少なくとも２
層のリード形成層と、該リード形成層を中間に挟むよう
に設けられた素子取付基板及びキャップ取付板と、前記
素子取付基板及び前記リード形成層を貫通して設けられ
一部もしくはすべてのものが少なくとも２つの層の前記
リード−形成層の前記リードと接続するごとき同軸構造
をなす複数の入出力端子とを備えている。
る複数のリードをパターンニングしてなる少なくとも２
層のリード形成層と、該リード形成層を中間に挟むよう
に設けられた素子取付基板及びキャップ取付板と、前記
素子取付基板及び前記リード形成層を貫通して設けられ
一部もしくはすべてのものが少なくとも２つの層の前記
リード−形成層の前記リードと接続するごとき同軸構造
をなす複数の入出力端子とを備えている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の縦断面図である。
本実施例は素子取付基板１、第１層リード形成板２、第
２層リード形成板３、キャップ取付板４及び入出力端子
５．６を有して構成される。入出力端子５．６は２層の
同軸構造を有した端子で、第２図にその拡大縦断面図を
示すように、内部入出力端子１１を軸にしてその外側を
絶縁体１２で覆い、更にその外側を外部入出力端子１３
で覆った構造である。そして第１図に示すように、第１
層リード形成板２上のリード７及びリード９はそれぞれ
の入出力端子５，６の外部入出力端子１３と電気的に接
続され、また第２層リード形成板３上のリード８及びリ
ード１０はそれぞれの入出力端子５．６の内部入出力端
子１１に接続されている。このように構成することによ
り、１つの入出力端子５または６において、２つの信号
を内部入出力端子１１と外部入出力端子１３とを用いて
伝搬することができる。
２層リード形成板３、キャップ取付板４及び入出力端子
５．６を有して構成される。入出力端子５．６は２層の
同軸構造を有した端子で、第２図にその拡大縦断面図を
示すように、内部入出力端子１１を軸にしてその外側を
絶縁体１２で覆い、更にその外側を外部入出力端子１３
で覆った構造である。そして第１図に示すように、第１
層リード形成板２上のリード７及びリード９はそれぞれ
の入出力端子５，６の外部入出力端子１３と電気的に接
続され、また第２層リード形成板３上のリード８及びリ
ード１０はそれぞれの入出力端子５．６の内部入出力端
子１１に接続されている。このように構成することによ
り、１つの入出力端子５または６において、２つの信号
を内部入出力端子１１と外部入出力端子１３とを用いて
伝搬することができる。
第３図に１部の入出力端子が同軸構造を有したＰＧＡ型
半導体装置用パッケージの裏面図を示す。
半導体装置用パッケージの裏面図を示す。
入出力端子１５が同軸構造となっており、入出力端子１
６は従来例と同様の同軸構造ではない端子となっている
。また第４図にはすべての入出力端子１５が同軸構造を
有したＰＧＡ型半導体装置用パッケージの裏面図を示し
ている。
６は従来例と同様の同軸構造ではない端子となっている
。また第４図にはすべての入出力端子１５が同軸構造を
有したＰＧＡ型半導体装置用パッケージの裏面図を示し
ている。
次に、第５図の断面図に示す他の実施例のように、入出
力端子を３層の同軸構造にすることにより、１つの入出
力端子において３つの信号を伝搬することができる。こ
の実施例では、絶縁体１８゜２０を介して内部入出力端
子１７、外部入出力端子１９、最外部入出力端子２１の
３つの端子が構成されている。尚、上述した実施例にお
いて、パッケージの材質については、セラミック、プラ
スチックのどちらであってもよい。
力端子を３層の同軸構造にすることにより、１つの入出
力端子において３つの信号を伝搬することができる。こ
の実施例では、絶縁体１８゜２０を介して内部入出力端
子１７、外部入出力端子１９、最外部入出力端子２１の
３つの端子が構成されている。尚、上述した実施例にお
いて、パッケージの材質については、セラミック、プラ
スチックのどちらであってもよい。
以上説明したように本発明は、ＰＧＡ型半導体装置用パ
ッケージの入出力端子を同軸構造にすることによって、
１つの入出力端子より２つ以上の信号を伝搬することが
でき、半導体装置の高集積化・大規模化に伴なう入出力
端子の増加に対して、パッケージの寸法を拡大すること
なく対応できる効果がある。また、外部雑音に影響され
やすい入出力端子に対しては、同軸構造のうちの外部入
出力端子を接地することによって、信頼性の高いパッケ
ージが提供できる効果もある。
ッケージの入出力端子を同軸構造にすることによって、
１つの入出力端子より２つ以上の信号を伝搬することが
でき、半導体装置の高集積化・大規模化に伴なう入出力
端子の増加に対して、パッケージの寸法を拡大すること
なく対応できる効果がある。また、外部雑音に影響され
やすい入出力端子に対しては、同軸構造のうちの外部入
出力端子を接地することによって、信頼性の高いパッケ
ージが提供できる効果もある。
第１図は本発明の一実施例の縦断面図、第２図は２層の
同軸構造を有した入出力端子の拡大縦断面図、第３図は
１部の入出力端子が同軸構造を有したＰＧＡ型半導体装
置用パッケージの裏面図、第４図はすべての入出力端子
が同軸構造を有したＰＧＡ型半導体装置用パッケージの
裏面図、第５図は３層の同軸構造を有した入出力端子の
拡大縦断面図、第６図（ａ）及び（ｂ）は従来のＰＧＡ
型半導体装置用パッケージの一例を示す斜視図及び断面
図である。 １．１４．３１・・・素子取付基板、２．３２・・・第
１層リード形成板、３．３３・・・第２層リード形成板
、４．３４・・・キャップ取付板、５，６，１５゜１６
．３６・・・入出力端子、７．８，９，１０．３５・・
・リード、１１．１７・・・内部入出力端子、１２゜１
８．２０・・・絶縁体、１３．１９・・・外部入出力端
子、２１・・・最外部入出力端子。
同軸構造を有した入出力端子の拡大縦断面図、第３図は
１部の入出力端子が同軸構造を有したＰＧＡ型半導体装
置用パッケージの裏面図、第４図はすべての入出力端子
が同軸構造を有したＰＧＡ型半導体装置用パッケージの
裏面図、第５図は３層の同軸構造を有した入出力端子の
拡大縦断面図、第６図（ａ）及び（ｂ）は従来のＰＧＡ
型半導体装置用パッケージの一例を示す斜視図及び断面
図である。 １．１４．３１・・・素子取付基板、２．３２・・・第
１層リード形成板、３．３３・・・第２層リード形成板
、４．３４・・・キャップ取付板、５，６，１５゜１６
．３６・・・入出力端子、７．８，９，１０．３５・・
・リード、１１．１７・・・内部入出力端子、１２゜１
８．２０・・・絶縁体、１３．１９・・・外部入出力端
子、２１・・・最外部入出力端子。
Claims (1)
- 導電性物質からなる複数のリードをパターンニングし
てなる少なくとも２層のリード形成層と、該リード形成
層を中間に挟むように設けられた素子取付基板及びキャ
ップ取付板と、前記素子取付基板及び前記リード形成層
を貫通して設けられ一部もしくはすべてのものが少なく
とも２つの層の前記リード形成層の前記リードと接続す
るごとき同軸構造をなす複数の入出力端子とを備えるこ
とを特徴とする半導体装置用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4899988A JPH01222467A (ja) | 1988-03-01 | 1988-03-01 | 半導体装置用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4899988A JPH01222467A (ja) | 1988-03-01 | 1988-03-01 | 半導体装置用パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01222467A true JPH01222467A (ja) | 1989-09-05 |
Family
ID=12818894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4899988A Pending JPH01222467A (ja) | 1988-03-01 | 1988-03-01 | 半導体装置用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01222467A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0817267A1 (en) * | 1994-03-11 | 1998-01-07 | The Panda Project | Semiconductor package having pins connected to inner layers of multilayer structure |
| WO2007080863A1 (ja) * | 2006-01-16 | 2007-07-19 | Nec Corporation | 半導体装置、該半導体装置を実装するプリント配線基板、及びそれらの接続構造 |
| US8178226B2 (en) | 2005-03-17 | 2012-05-15 | Nec Corporation | Film-covered electric device and method of manufacturing same |
| US9954087B2 (en) | 2005-12-28 | 2018-04-24 | Renesas Electronics Corporation | Field effect transistor, and multilayered epitaxial film for use in preparation of field effect transistor |
-
1988
- 1988-03-01 JP JP4899988A patent/JPH01222467A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0817267A1 (en) * | 1994-03-11 | 1998-01-07 | The Panda Project | Semiconductor package having pins connected to inner layers of multilayer structure |
| US8178226B2 (en) | 2005-03-17 | 2012-05-15 | Nec Corporation | Film-covered electric device and method of manufacturing same |
| US9954087B2 (en) | 2005-12-28 | 2018-04-24 | Renesas Electronics Corporation | Field effect transistor, and multilayered epitaxial film for use in preparation of field effect transistor |
| WO2007080863A1 (ja) * | 2006-01-16 | 2007-07-19 | Nec Corporation | 半導体装置、該半導体装置を実装するプリント配線基板、及びそれらの接続構造 |
| US8125081B2 (en) | 2006-01-16 | 2012-02-28 | Nec Corporation | Semiconductor device, printed wiring board for mounting the semiconductor device and connecting structure for these |
| JP5157455B2 (ja) * | 2006-01-16 | 2013-03-06 | 日本電気株式会社 | 半導体装置 |
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