JP2001044362A - 半導体装置の実装構造および実装方法 - Google Patents
半導体装置の実装構造および実装方法Info
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Abstract
(57)【要約】
【課題】 複数の半導体装置を実装基板上に搭載する場
合であっても、小型で、かつ高速伝送に対応することが
できる半導体装置の実装構造および実装方法を提供す
る。 【解決手段】 半導体装置10を実装基板5の両面に形
成された配線層または伝送路6等の間に内包するような
構造を用いることにより配線距離を短縮することができ
るため、実装構造体9全体を小型化することができる。
配線距離を短縮できた結果、電気抵抗値も低減させるこ
とができるため、電気的特性が向上し高速伝送を可能と
することができる。半導体装置1を導線6cを芯とする
円筒状等に構成することにより、高い電気的特性を得る
ことができる。円筒状に構成した実装構造体9の側面か
らも外部端子4を全面に引き出すことを可能としたた
め、実装面積に対して多数の外部端子数を配置すること
ができ、実装構造体9の小型化を可能とすることができ
る。
合であっても、小型で、かつ高速伝送に対応することが
できる半導体装置の実装構造および実装方法を提供す
る。 【解決手段】 半導体装置10を実装基板5の両面に形
成された配線層または伝送路6等の間に内包するような
構造を用いることにより配線距離を短縮することができ
るため、実装構造体9全体を小型化することができる。
配線距離を短縮できた結果、電気抵抗値も低減させるこ
とができるため、電気的特性が向上し高速伝送を可能と
することができる。半導体装置1を導線6cを芯とする
円筒状等に構成することにより、高い電気的特性を得る
ことができる。円筒状に構成した実装構造体9の側面か
らも外部端子4を全面に引き出すことを可能としたた
め、実装面積に対して多数の外部端子数を配置すること
ができ、実装構造体9の小型化を可能とすることができ
る。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の実装
構造および実装方法に関し、特に半導体装置が実装基板
内に内包された半導体装置の実装構造および実装方法に
関する。
構造および実装方法に関し、特に半導体装置が実装基板
内に内包された半導体装置の実装構造および実装方法に
関する。
【0002】
【従来の技術】図6は、従来の半導体装置の実装構造を
有する実装構造体の側断面図を示す。図6において、符
号2は半導体素子、1は半導体素子2を有する半導体装
置等の回路構造体(以下、「半導体装置」という)、3
は半導体素子2から導出された導体、4は導体3を介し
て半導体素子2と電気的に接続され、外部と導通する外
部端子、5は実装基板、6は実装基板5の両面に形成さ
れた配線層であって、外部端子4および導体3を介して
半導体素子2と電気的に接続された配線層、7は実装基
板5内に形成された貫通孔であって、両面に形成された
配線層6の間を電気的に接続する貫通孔、8は配線層6
を保護するレジスト層、9は半導体装置1ないしレジス
ト層8を包括する実装構造体である。図6に示されるよ
うに、複数の半導体装置1を実装基板5上に搭載する従
来の実装構造体9においては、複数の半導体装置1を実
装基板5上に並列に搭載していた。
有する実装構造体の側断面図を示す。図6において、符
号2は半導体素子、1は半導体素子2を有する半導体装
置等の回路構造体(以下、「半導体装置」という)、3
は半導体素子2から導出された導体、4は導体3を介し
て半導体素子2と電気的に接続され、外部と導通する外
部端子、5は実装基板、6は実装基板5の両面に形成さ
れた配線層であって、外部端子4および導体3を介して
半導体素子2と電気的に接続された配線層、7は実装基
板5内に形成された貫通孔であって、両面に形成された
配線層6の間を電気的に接続する貫通孔、8は配線層6
を保護するレジスト層、9は半導体装置1ないしレジス
ト層8を包括する実装構造体である。図6に示されるよ
うに、複数の半導体装置1を実装基板5上に搭載する従
来の実装構造体9においては、複数の半導体装置1を実
装基板5上に並列に搭載していた。
【0003】
【発明が解決しようとする課題】上述のように、従来の
半導体装置の実装構造を有する実装構造体は、複数の半
導体装置1を実装基板5上に並列に搭載していたため、
配線層6の領域が広くなり、実装構造体9の小型化が困
難であり、かつ高速伝送に対応することが困難であると
いう問題があった。そこで、本発明の目的は、上記問題
を解決するためになされたものであり、複数の半導体装
置を実装基板上に搭載する場合であっても、小型で、か
つ高速伝送に対応することができる半導体装置の実装構
造および実装方法を提供することにある。
半導体装置の実装構造を有する実装構造体は、複数の半
導体装置1を実装基板5上に並列に搭載していたため、
配線層6の領域が広くなり、実装構造体9の小型化が困
難であり、かつ高速伝送に対応することが困難であると
いう問題があった。そこで、本発明の目的は、上記問題
を解決するためになされたものであり、複数の半導体装
置を実装基板上に搭載する場合であっても、小型で、か
つ高速伝送に対応することができる半導体装置の実装構
造および実装方法を提供することにある。
【0004】
【課題を解決するための手段】この発明の半導体装置の
実装構造は、少なくとも1対の半導体装置と、前記少な
くとも1対の半導体装置の各々と接続された少なくとも
1対の配線層と、前記少なくとも1対の配線層が片面側
に形成され、前記少なくとも1対の配線層と異なる他の
配線層が他方の片面側に形成された実装基板とを備え、
前記少なくとも1対の配線層の両方と接続され、かつ前
記少なくとも1対の配線層と前記他の配線層との間に内
包された半導体装置を設けたものである。
実装構造は、少なくとも1対の半導体装置と、前記少な
くとも1対の半導体装置の各々と接続された少なくとも
1対の配線層と、前記少なくとも1対の配線層が片面側
に形成され、前記少なくとも1対の配線層と異なる他の
配線層が他方の片面側に形成された実装基板とを備え、
前記少なくとも1対の配線層の両方と接続され、かつ前
記少なくとも1対の配線層と前記他の配線層との間に内
包された半導体装置を設けたものである。
【0005】ここで、この発明の半導体装置の実装構造
は、前記実装基板の他方の片面側に、前記内包された半
導体装置と接続された少なくとも1対の半導体装置をさ
らに備えることができるものである。
は、前記実装基板の他方の片面側に、前記内包された半
導体装置と接続された少なくとも1対の半導体装置をさ
らに備えることができるものである。
【0006】この発明の半導体装置の実装構造は、実装
基板と、前記実装基板の両面側に形成された配線層と、
前記両面側に形成された配線層の各々に接続して形成さ
れた半導体装置と、前記実装基板内に形成された前記両
面側に形成された配線層を接続する貫通孔とを備え、前
記貫通孔内に、前記両面側に形成された配線層の各々に
形成された半導体装置を接続する内包された半導体装置
を設けたものである。
基板と、前記実装基板の両面側に形成された配線層と、
前記両面側に形成された配線層の各々に接続して形成さ
れた半導体装置と、前記実装基板内に形成された前記両
面側に形成された配線層を接続する貫通孔とを備え、前
記貫通孔内に、前記両面側に形成された配線層の各々に
形成された半導体装置を接続する内包された半導体装置
を設けたものである。
【0007】この発明の半導体装置の実装構造は、所定
の断面形状に形成された導線と、前記導線を芯として該
導線上に形成された半導体装置と、前記半導体装置の外
周面上に形成されたバンプと、前記半導体装置を芯とし
て前記バンプを介し形成された配線層と、前記配線層の
外周面上に形成された端子とを備え、前記導線と前記バ
ンプとを接続する配線を前記半導体装置の内部に設けた
ものである。
の断面形状に形成された導線と、前記導線を芯として該
導線上に形成された半導体装置と、前記半導体装置の外
周面上に形成されたバンプと、前記半導体装置を芯とし
て前記バンプを介し形成された配線層と、前記配線層の
外周面上に形成された端子とを備え、前記導線と前記バ
ンプとを接続する配線を前記半導体装置の内部に設けた
ものである。
【0008】ここで、この発明の半導体装置の実装構造
において、前記所定の断面形状は円形とすることができ
るものである。
において、前記所定の断面形状は円形とすることができ
るものである。
【0009】ここで、この発明の半導体装置の実装構造
において、前記配線層は多層構造を有することができる
ものである。
において、前記配線層は多層構造を有することができる
ものである。
【0010】この発明の半導体装置の実装方法は、半導
体装置の片面上にバンプを形成するバンプ形成工程と、
前記バンプが片面上に形成された半導体装置を、所定の
断面形状を有する導線を芯として該導線上にダイボンデ
ィングするダイボンディング工程と、前記ダイボンディ
ングされた半導体装置を芯として、該半導体装置上に形
成されたバンプを介し配線層を形成する配線層形成工程
と、前記配線層の外周面上に端子を形成する工程とを備
え、前記導線と前記バンプとを接続する配線を前記半導
体装置の内部に設けたものである。
体装置の片面上にバンプを形成するバンプ形成工程と、
前記バンプが片面上に形成された半導体装置を、所定の
断面形状を有する導線を芯として該導線上にダイボンデ
ィングするダイボンディング工程と、前記ダイボンディ
ングされた半導体装置を芯として、該半導体装置上に形
成されたバンプを介し配線層を形成する配線層形成工程
と、前記配線層の外周面上に端子を形成する工程とを備
え、前記導線と前記バンプとを接続する配線を前記半導
体装置の内部に設けたものである。
【0011】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を詳細に説明する。
実施の形態を詳細に説明する。
【0012】実施の形態1.図1は、本発明の実施の形
態1における半導体装置の実装構造を有する実装構造体
の側断面図を示す。図1において、符号2a、2bは半
導体素子、1a、1bは各々半導体素子2a、2bを有
する半導体装置、3a、3bは各々半導体素子2a、2
bから導出された導体、4a、4bは各々導体3a、3
bを介して半導体素子2a、2bと電気的に接続され、
外部と導通する外部端子、5は実装基板、6、6a、6
bは実装基板5の両面に形成された配線層または伝送路
であって、配線層6aは外部端子4aおよび導体3aを
介して半導体素子2aと電気的に接続され、配線層6b
は外部端子4bおよび導体3bを介して半導体素子2b
と電気的に接続されている。続いて、符号7は実装基板
5内に形成され、両面に形成された配線層6aまたは6
bと6との間を電気的に接続する貫通孔、8は配線層
6、6a、6bを保護するレジスト層、9は半導体装置
1ないしレジスト層8を包括する実装構造体、1cは実
装基板5の上面側の配線層6aおよび6bと下面側の配
線層6との間に内包するように設けられた半導体素子2
cを有する半導体装置である。
態1における半導体装置の実装構造を有する実装構造体
の側断面図を示す。図1において、符号2a、2bは半
導体素子、1a、1bは各々半導体素子2a、2bを有
する半導体装置、3a、3bは各々半導体素子2a、2
bから導出された導体、4a、4bは各々導体3a、3
bを介して半導体素子2a、2bと電気的に接続され、
外部と導通する外部端子、5は実装基板、6、6a、6
bは実装基板5の両面に形成された配線層または伝送路
であって、配線層6aは外部端子4aおよび導体3aを
介して半導体素子2aと電気的に接続され、配線層6b
は外部端子4bおよび導体3bを介して半導体素子2b
と電気的に接続されている。続いて、符号7は実装基板
5内に形成され、両面に形成された配線層6aまたは6
bと6との間を電気的に接続する貫通孔、8は配線層
6、6a、6bを保護するレジスト層、9は半導体装置
1ないしレジスト層8を包括する実装構造体、1cは実
装基板5の上面側の配線層6aおよび6bと下面側の配
線層6との間に内包するように設けられた半導体素子2
cを有する半導体装置である。
【0013】図1に示されるように、本実施の形態1に
おいては、複数の半導体装置1を実装基板5上の信号の
配線層または伝送路6に対して電気的に導通が得られる
ように搭載する場合、半導体装置1cを実装基板5の両
面に形成された配線層6aおよび6bと配線層6との間
に内包するような構造を用いている。半導体装置1c
は、配線層6aを介して半導体装置1aと接続され、配
線層6bを介して半導体装置1bと接続されており、半
導体装置1aと半導体装置1bとを接続している。上述
のように、例えば同じく3台の半導体装置1を搭載した
従来例(図5)と比較して、配線距離を約2/3とする
ことができるため、実装構造全体を小型化することがで
きる。さらに、配線距離を短縮できた結果、電気抵抗値
も例えば従来例(図5)と比較して約2/3と低減させ
ることができるため、電気的特性が向上し高速伝送を可
能とすることができる。
おいては、複数の半導体装置1を実装基板5上の信号の
配線層または伝送路6に対して電気的に導通が得られる
ように搭載する場合、半導体装置1cを実装基板5の両
面に形成された配線層6aおよび6bと配線層6との間
に内包するような構造を用いている。半導体装置1c
は、配線層6aを介して半導体装置1aと接続され、配
線層6bを介して半導体装置1bと接続されており、半
導体装置1aと半導体装置1bとを接続している。上述
のように、例えば同じく3台の半導体装置1を搭載した
従来例(図5)と比較して、配線距離を約2/3とする
ことができるため、実装構造全体を小型化することがで
きる。さらに、配線距離を短縮できた結果、電気抵抗値
も例えば従来例(図5)と比較して約2/3と低減させ
ることができるため、電気的特性が向上し高速伝送を可
能とすることができる。
【0014】本実施の形態1においては、実装基板5の
両面に配線層6a、6bおよび6を形成する構造を説明
したが、実装基板5上に形成される配線層6等の層の数
は何層であってもよい。半導体装置は1対のみ示されて
いるが、少なくとも1対あればよく、搭載する半導体装
置の数は制限されるものではない。さらに、図1では実
装基板5の上面側に半導体装置が搭載されているが、下
面側であってもよい。半導体素子2a等は半導体装置1
a等の内部に形成されているが、半導体素子2a等を直
接外部端子に接続し、または半導体素子10aを直接的
に内包させることもできる。
両面に配線層6a、6bおよび6を形成する構造を説明
したが、実装基板5上に形成される配線層6等の層の数
は何層であってもよい。半導体装置は1対のみ示されて
いるが、少なくとも1対あればよく、搭載する半導体装
置の数は制限されるものではない。さらに、図1では実
装基板5の上面側に半導体装置が搭載されているが、下
面側であってもよい。半導体素子2a等は半導体装置1
a等の内部に形成されているが、半導体素子2a等を直
接外部端子に接続し、または半導体素子10aを直接的
に内包させることもできる。
【0015】以上より、実施の形態1によれば、半導体
装置1cを実装基板5の両面に形成された配線層または
伝送路6等の間に内包するような構造を用いることによ
り配線距離を短縮することができるため、実装構造体9
全体を小型化することができる。さらに、配線距離を短
縮できた結果、電気抵抗値も低減させることができるた
め、電気的特性が向上し高速伝送を可能とすることがで
きる。
装置1cを実装基板5の両面に形成された配線層または
伝送路6等の間に内包するような構造を用いることによ
り配線距離を短縮することができるため、実装構造体9
全体を小型化することができる。さらに、配線距離を短
縮できた結果、電気抵抗値も低減させることができるた
め、電気的特性が向上し高速伝送を可能とすることがで
きる。
【0016】実施の形態2.図2は、本発明の実施の形
態2における半導体装置の実装構造を有する実装構造体
の側断面図を示す。図2で図1と同じ符号を付した部分
は同じ機能を有するため説明は省略する。図2におい
て、符号6cは中央に芯状に設けられた例えば電源また
はグランドGND(電源/グランド)等の導線、6dは
半導体素子の内部を例えば貫通して設けられた、導線6
cから外部端子4へ導通する配線である。
態2における半導体装置の実装構造を有する実装構造体
の側断面図を示す。図2で図1と同じ符号を付した部分
は同じ機能を有するため説明は省略する。図2におい
て、符号6cは中央に芯状に設けられた例えば電源また
はグランドGND(電源/グランド)等の導線、6dは
半導体素子の内部を例えば貫通して設けられた、導線6
cから外部端子4へ導通する配線である。
【0017】図2に示されるように、実装構造体9を導
線6cを芯とする円筒状に構成し、かつ半導体素子2を
基板5(不図示)上の配線6と電源/グランド等の導線
6cとでカップリングした構造としたため、電気抵抗値
を低減させることができ、高い電気的特性を得ることが
できる。さらに、円筒状に構成した半導体装置1の側面
からも外部端子4を全面に引き出すことを可能としたた
め、実装面積に対して多数の外部端子数を配置すること
ができ、半導体装置1の小型化を可能とすることができ
る。
線6cを芯とする円筒状に構成し、かつ半導体素子2を
基板5(不図示)上の配線6と電源/グランド等の導線
6cとでカップリングした構造としたため、電気抵抗値
を低減させることができ、高い電気的特性を得ることが
できる。さらに、円筒状に構成した半導体装置1の側面
からも外部端子4を全面に引き出すことを可能としたた
め、実装面積に対して多数の外部端子数を配置すること
ができ、半導体装置1の小型化を可能とすることができ
る。
【0018】図3は、本発明の実施の形態2における半
導体装置の実装構造を有する実装構造体の製造方法をフ
ローチャートと図とで示す。図3で図1または図2と同
じ符号を付した部分は同じ機能を有するため説明は省略
する。図3(A)に示されるように、半田バンプ3が形
成された半導体素子2を、導線6cに対して矢印A1お
よびA2の方向に曲げて、図3(B)に示されるよう
に、導線6cを芯とする円筒状にダイボンドする(工程
P100)。次に図3(C)に示されるように、導線6
cを芯として円筒状に構成された半導体素子2に対して
配線6を円筒状にフリップチップボンドする(工程P1
10)。最後に図3(D)に示されるように、円筒状に
構成された配線6cの側面全面から引き出せるように外
部端子4を形成する(工程P120)。図3(A)ない
し図3(D)に示されるように、極めて平易な製造プロ
セスにより本実施の形態2に示される実装構造を有する
実装構造体9を得ることができる。
導体装置の実装構造を有する実装構造体の製造方法をフ
ローチャートと図とで示す。図3で図1または図2と同
じ符号を付した部分は同じ機能を有するため説明は省略
する。図3(A)に示されるように、半田バンプ3が形
成された半導体素子2を、導線6cに対して矢印A1お
よびA2の方向に曲げて、図3(B)に示されるよう
に、導線6cを芯とする円筒状にダイボンドする(工程
P100)。次に図3(C)に示されるように、導線6
cを芯として円筒状に構成された半導体素子2に対して
配線6を円筒状にフリップチップボンドする(工程P1
10)。最後に図3(D)に示されるように、円筒状に
構成された配線6cの側面全面から引き出せるように外
部端子4を形成する(工程P120)。図3(A)ない
し図3(D)に示されるように、極めて平易な製造プロ
セスにより本実施の形態2に示される実装構造を有する
実装構造体9を得ることができる。
【0019】本実施の形態2においては、半導体素子2
を導線6cを芯とする円筒状に構成する例を説明した
が、半導体装置1の断面の形状を必ずしも真円状に構成
する必要はない。半導体装置1の断面の形状は楕円状、
多角形状等であってもよく、半導体素子2を包括するこ
とが出きる形状であれば効果は同等である。外部端子4
も半導体装置1の断面形状によらずに、その側面から引
き出すことができる。
を導線6cを芯とする円筒状に構成する例を説明した
が、半導体装置1の断面の形状を必ずしも真円状に構成
する必要はない。半導体装置1の断面の形状は楕円状、
多角形状等であってもよく、半導体素子2を包括するこ
とが出きる形状であれば効果は同等である。外部端子4
も半導体装置1の断面形状によらずに、その側面から引
き出すことができる。
【0020】以上より、実施の形態2によれば、実装構
造体9を導線6cを芯とする円筒状等に構成することに
より、高い電気的特性を得ることができる。さらに、円
筒状に構成した実装構造体9の側面からも外部端子4を
全面に引き出すことを可能としたため、実装面積に対し
て多数の外部端子数を配置することができ、実装構造体
9の小型化を可能とすることができる。
造体9を導線6cを芯とする円筒状等に構成することに
より、高い電気的特性を得ることができる。さらに、円
筒状に構成した実装構造体9の側面からも外部端子4を
全面に引き出すことを可能としたため、実装面積に対し
て多数の外部端子数を配置することができ、実装構造体
9の小型化を可能とすることができる。
【0021】実施の形態3.図4は、本発明の実施の形
態3における半導体装置の実装構造を有する実装構造体
の側断面図を示す。図4で図1ないし図3と同じ符号を
付した部分は同じ機能を有するため説明は省略する。
態3における半導体装置の実装構造を有する実装構造体
の側断面図を示す。図4で図1ないし図3と同じ符号を
付した部分は同じ機能を有するため説明は省略する。
【0022】図4に示されるように、実施の形態1に示
された構造に加えて、さらに配線層6側にも半導体装置
1dおよび1eを積層し、内包された半導体装置1cを
介して、実装基板5の上側の半導体装置1aおよび1b
と下側の半導体装置1dおよび1eとを電気的に接続す
ることにより、実施の形態1と比較してより多数の半導
体装置1から構成される実装構造体9全体を小型化可能
としている。この結果、半導体装置1間の配線距離を短
縮することができるため、実装構造体9全体を高速伝送
可能とすることができる。
された構造に加えて、さらに配線層6側にも半導体装置
1dおよび1eを積層し、内包された半導体装置1cを
介して、実装基板5の上側の半導体装置1aおよび1b
と下側の半導体装置1dおよび1eとを電気的に接続す
ることにより、実施の形態1と比較してより多数の半導
体装置1から構成される実装構造体9全体を小型化可能
としている。この結果、半導体装置1間の配線距離を短
縮することができるため、実装構造体9全体を高速伝送
可能とすることができる。
【0023】本実施の形態3においては、実装基板5の
上側にある1対の半導体装置1aおよび1cに対して、
下側にある1対の半導体装置1dおよび1eを内包され
た1つの半導体装置1cを介して積層し、電気的に接続
する構成例を説明したが、組み合わされる半導体装置1
a等の数に制約があるものではない。
上側にある1対の半導体装置1aおよび1cに対して、
下側にある1対の半導体装置1dおよび1eを内包され
た1つの半導体装置1cを介して積層し、電気的に接続
する構成例を説明したが、組み合わされる半導体装置1
a等の数に制約があるものではない。
【0024】以上より、実施の形態3によれば、実施の
形態1に加えて、実装基板5の上側にある1対の半導体
装置1aおよび1cに対して、下側にある1対の半導体
装置1dおよび1eを内包された1つの半導体装置1c
を介して積層し、電気的に接続することにより、実施の
形態1と比較してより多数の半導体装置1から構成され
る実装構造体9全体を小型化可能としている。この結
果、半導体装置1間の配線距離を短縮することができる
ため、実装構造体9全体を高速伝送可能とすることがで
きる。
形態1に加えて、実装基板5の上側にある1対の半導体
装置1aおよび1cに対して、下側にある1対の半導体
装置1dおよび1eを内包された1つの半導体装置1c
を介して積層し、電気的に接続することにより、実施の
形態1と比較してより多数の半導体装置1から構成され
る実装構造体9全体を小型化可能としている。この結
果、半導体装置1間の配線距離を短縮することができる
ため、実装構造体9全体を高速伝送可能とすることがで
きる。
【0025】実施の形態4.図5は、本発明の実施の形
態4における半導体装置の実装構造を有する実装構造体
の側断面図を示す。図5で図1ないし図4と同じ符号を
付した部分は同じ機能を有するため説明は省略する。
態4における半導体装置の実装構造を有する実装構造体
の側断面図を示す。図5で図1ないし図4と同じ符号を
付した部分は同じ機能を有するため説明は省略する。
【0026】実施の形態1においては、半導体装置1c
を配線層または伝送路6間の実装基板5内に内包するよ
うな構造を用いていたが、本実施の形態4においては、
実装基板5の上面にある配線層6eと下面にある配線層
6との間を電気的に導通する貫通孔7の中に、半導体装
置1fを内包させる構造を用いている。この内包された
半導体装置1fにより、配線層6e側の半導体装置1b
と配線層6側の半導体装置1dとを接続している。この
結果、実装基板5全体の面積を小型化することができ、
実装構造体9全体を小型化することができる。
を配線層または伝送路6間の実装基板5内に内包するよ
うな構造を用いていたが、本実施の形態4においては、
実装基板5の上面にある配線層6eと下面にある配線層
6との間を電気的に導通する貫通孔7の中に、半導体装
置1fを内包させる構造を用いている。この内包された
半導体装置1fにより、配線層6e側の半導体装置1b
と配線層6側の半導体装置1dとを接続している。この
結果、実装基板5全体の面積を小型化することができ、
実装構造体9全体を小型化することができる。
【0027】本実施の形態4においては、貫通孔7が1
個であり、半導体装置が1bと1dの2個である場合の
例を説明したが、貫通孔7の数、半導体装置1b、1d
等の数に制限はなく、配線層の数にも制限はない。
個であり、半導体装置が1bと1dの2個である場合の
例を説明したが、貫通孔7の数、半導体装置1b、1d
等の数に制限はなく、配線層の数にも制限はない。
【0028】以上より、実施の形態4によれば、貫通孔
7の中に、半導体装置1fを内包させる構造を用いてい
た結果、実装基板5全体の面積を小型化することがで
き、実装構造体9全体を小型化することができる。
7の中に、半導体装置1fを内包させる構造を用いてい
た結果、実装基板5全体の面積を小型化することがで
き、実装構造体9全体を小型化することができる。
【0029】
【発明の効果】以上説明したように、本発明の半導体装
置の実装構造および実装方法によれば、複数の半導体装
置を実装基板上に搭載する場合であっても、実装基板の
両面に形成された配線層または伝送路間に半導体装置を
内包することにより、小型で、かつ高速伝送に対応する
ことができる半導体装置の実装構造および実装方法を提
供することができる。
置の実装構造および実装方法によれば、複数の半導体装
置を実装基板上に搭載する場合であっても、実装基板の
両面に形成された配線層または伝送路間に半導体装置を
内包することにより、小型で、かつ高速伝送に対応する
ことができる半導体装置の実装構造および実装方法を提
供することができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1における半導体装置の
実装構造を有する実装構造体の側断面図である。
実装構造を有する実装構造体の側断面図である。
【図2】 本発明の実施の形態2における半導体装置の
実装構造を有する実装構造体の側断面図である。
実装構造を有する実装構造体の側断面図である。
【図3】 本発明の実施の形態2における半導体装置の
実装構造を有する実装構造体の製造方法を示す工程図で
ある。
実装構造を有する実装構造体の製造方法を示す工程図で
ある。
【図4】 本発明の実施の形態3における半導体装置の
実装構造を有する実装構造体の側断面図である。
実装構造を有する実装構造体の側断面図である。
【図5】 本発明の実施の形態4における半導体装置の
実装構造を有する実装構造体の側断面図である。
実装構造を有する実装構造体の側断面図である。
【図6】 従来の半導体装置の実装構造を有する実装構
造体の側断面図である。
造体の側断面図である。
1a、1b、1c、1d、1e、1f 半導体装置、
2a、2b、2c 半導体素子、 3a、3b 導体、
4a、4b 外部端子、 5 実装基板、6a、6
b、6c、6d、6 配線層、 7 貫通孔、 8 レ
ジスト、 9実装構造体。
2a、2b、2c 半導体素子、 3a、3b 導体、
4a、4b 外部端子、 5 実装基板、6a、6
b、6c、6d、6 配線層、 7 貫通孔、 8 レ
ジスト、 9実装構造体。
Claims (7)
- 【請求項1】 少なくとも1対の半導体装置と、 前記少なくとも1対の半導体装置の各々と接続された少
なくとも1対の配線層と、 前記少なくとも1対の配線層が片面側に形成され、前記
少なくとも1対の配線層と異なる他の配線層が他方の片
面側に形成された実装基板とを備え、 前記少なくとも1対の配線層の両方と接続され、かつ前
記少なくとも1対の配線層と前記他の配線層との間に内
包された半導体装置を設けたことを特徴とする半導体装
置の実装構造。 - 【請求項2】 前記実装基板の他方の片面側に、前記内
包された半導体装置と接続された少なくとも1対の半導
体装置をさらに備えたことを特徴とする請求項1記載の
半導体装置の構造。 - 【請求項3】 実装基板と、 前記実装基板の両面側に形成された配線層と、 前記両面側に形成された配線層の各々に接続して形成さ
れた半導体装置と、 前記実装基板内に形成された前記両面側に形成された配
線層を接続する貫通孔とを備え、 前記貫通孔内に、前記両面側に形成された配線層の各々
に形成された半導体装置を接続する内包された半導体装
置を設けたことを特徴とする半導体装置の実装構造。 - 【請求項4】 所定の断面形状に形成された導線と、 前記導線を芯として該導線上に形成された半導体装置
と、 前記半導体装置の外周面上に形成されたバンプと、 前記半導体装置を芯として前記バンプを介し形成された
配線層と、 前記配線層の外周面上に形成された端子とを備え、 前記導線と前記バンプとを接続する配線を前記半導体装
置の内部に設けたことを特徴とする半導体装置の実装構
造。 - 【請求項5】 前記所定の断面形状は円形であることを
特徴とする請求項4記載の半導体装置の実装構造。 - 【請求項6】 前記配線層は多層構造を有することを特
徴とする請求項1ないし5のいずれかに記載の半導体装
置の実装構造。 - 【請求項7】 半導体装置の片面上にバンプを形成する
バンプ形成工程と、 前記バンプが片面上に形成された半導体装置を、所定の
断面形状を有する導線を芯として該導線上にダイボンデ
ィングするダイボンディング工程と、 前記ダイボンディングされた半導体装置を芯として、該
半導体装置上に形成されたバンプを介し配線層を形成す
る配線層形成工程と、 前記配線層の外周面上に端子を形成する工程とを備え、 前記導線と前記バンプとを接続する配線を前記半導体装
置の内部に設けたことを特徴とする半導体装置の実装方
法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11212757A JP2001044362A (ja) | 1999-07-27 | 1999-07-27 | 半導体装置の実装構造および実装方法 |
US09/497,207 US6528871B1 (en) | 1999-07-27 | 2000-02-03 | Structure and method for mounting semiconductor devices |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11212757A JP2001044362A (ja) | 1999-07-27 | 1999-07-27 | 半導体装置の実装構造および実装方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001044362A true JP2001044362A (ja) | 2001-02-16 |
Family
ID=16627915
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11212757A Pending JP2001044362A (ja) | 1999-07-27 | 1999-07-27 | 半導体装置の実装構造および実装方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6528871B1 (ja) |
JP (1) | JP2001044362A (ja) |
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JP2005101132A (ja) * | 2003-09-24 | 2005-04-14 | Seiko Epson Corp | 半導体装置及びその製造方法、回路基板並びに電子機器 |
US7226808B2 (en) | 2003-05-02 | 2007-06-05 | Seiko Epson Corporation | Method of manufacturing semiconductor device and method of manufacturing electronics device |
US7230329B2 (en) | 2003-02-07 | 2007-06-12 | Seiko Epson Corporation | Semiconductor device, electronic device, electronic equipment, method of manufacturing semiconductor device, and method of manufacturing electronic device |
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KR101076062B1 (ko) | 2005-05-16 | 2011-10-21 | 스태츠 칩팩 엘티디 | 오프셋 집적 회로 패키지-온-패키지 적층 시스템 |
US8163600B2 (en) | 2006-12-28 | 2012-04-24 | Stats Chippac Ltd. | Bridge stack integrated circuit package-on-package system |
JP2015090924A (ja) * | 2013-11-06 | 2015-05-11 | 株式会社豊田自動織機 | 半導体装置 |
JP2015111609A (ja) * | 2013-12-06 | 2015-06-18 | 大日本印刷株式会社 | 通信装置 |
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WO2004109771A2 (en) * | 2003-06-03 | 2004-12-16 | Casio Computer Co., Ltd. | Stackable semiconductor device and method of manufacturing the same |
TWI278048B (en) * | 2003-11-10 | 2007-04-01 | Casio Computer Co Ltd | Semiconductor device and its manufacturing method |
JP4379693B2 (ja) * | 2003-11-10 | 2009-12-09 | カシオ計算機株式会社 | 半導体装置およびその製造方法 |
JP3925809B2 (ja) * | 2004-03-31 | 2007-06-06 | カシオ計算機株式会社 | 半導体装置およびその製造方法 |
JP4185499B2 (ja) * | 2005-02-18 | 2008-11-26 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置 |
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-
1999
- 1999-07-27 JP JP11212757A patent/JP2001044362A/ja active Pending
-
2000
- 2000-02-03 US US09/497,207 patent/US6528871B1/en not_active Expired - Fee Related
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