JPH01201773A - ディジタル信号処理装置 - Google Patents
ディジタル信号処理装置Info
- Publication number
- JPH01201773A JPH01201773A JP63026098A JP2609888A JPH01201773A JP H01201773 A JPH01201773 A JP H01201773A JP 63026098 A JP63026098 A JP 63026098A JP 2609888 A JP2609888 A JP 2609888A JP H01201773 A JPH01201773 A JP H01201773A
- Authority
- JP
- Japan
- Prior art keywords
- dot
- data
- dimensional dot
- dimensional
- buffer memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 35
- 230000009466 transformation Effects 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
Landscapes
- Complex Calculations (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、テレビジョン会議等画像伝送に対し画像デー
タ圧縮に用いる２次元Ｄ ＣＴ （ＤｉｓｃｒｅｔｅＱ
ｏｇｉｎｅ Ｔｒ＆ｎＳｆＯｒｍ ；離散余弦変換）
、２次元アダマール変換、２次元傾斜変換等を含む２次
元ＤＯＴを実現する装置に関するものである。
タ圧縮に用いる２次元Ｄ ＣＴ （ＤｉｓｃｒｅｔｅＱ
ｏｇｉｎｅ Ｔｒ＆ｎＳｆＯｒｍ ；離散余弦変換）
、２次元アダマール変換、２次元傾斜変換等を含む２次
元ＤＯＴを実現する装置に関するものである。
従来の技術
画像データのような２次元データの２次元ＤＯＴは、一
般に（１）式のように表される。
般に（１）式のように表される。
ｇｉｊ ＝ΣΣ”ｉｋ ”ｊｌ ｆｋｌ °
−°−（１）ｇｌｊ：変換画像 ｆｋｌ：原画像（ｋ：横方向、１：縦方向。
−°−（１）ｇｌｊ：変換画像 ｆｋｌ：原画像（ｋ：横方向、１：縦方向。
Ｎ：単位画素数）
Ｖｉｋ ：横方向の変換係数
！ｆｊ１ ：縦方向の変換係数
行列（Ｔｉｋ） 、行列（Ｗｊｌ）は直交行列一般には
、画像データのあるブロック毎（Ｎ×Ｈの画素例えば８
×８画素）に対してこのＤＯＴを行なう。ここで画像圧
縮に用いるため、Ｎは８などの比較的小さな数となる。
、画像データのあるブロック毎（Ｎ×Ｈの画素例えば８
×８画素）に対してこのＤＯＴを行なう。ここで画像圧
縮に用いるため、Ｎは８などの比較的小さな数となる。
（１）式を実現するに当り、２次元ＤＯＴを１次元ＤＯ
Ｔの２回の適用により行なう場合は、（１）式を■）式
のように書き直される。
Ｔの２回の適用により行なう場合は、（１）式を■）式
のように書き直される。
ｇｉｊ ＝Σ（Σ’ｉｋ’ｋｉ ） ”ｊｌ −
−（２）ｋ （２）式で表されているように２次元ＤＯＴを実現する
装置としては、例えば第２図に示した装置がある。以下
第２図に基づき従来の２次元ＤＯＴ装置について説明す
る。ただし、１画面２６６×２６６画素、１ブロツク８
Ｘ８の２次元ＤＯＴを行なうとする。
−（２）ｋ （２）式で表されているように２次元ＤＯＴを実現する
装置としては、例えば第２図に示した装置がある。以下
第２図に基づき従来の２次元ＤＯＴ装置について説明す
る。ただし、１画面２６６×２６６画素、１ブロツク８
Ｘ８の２次元ＤＯＴを行なうとする。
（１）まず、画像データをフレーム・メモリに画像１枚
分を格納し入力画像２１としておき、ここから単位ブロ
ック８×８画像について横方向に８画素ずつ８回の走査
によってデータを実時間１次元ＤＯＴ演算器２２に入力
し、１次元ＤＯＴを行なう。
分を格納し入力画像２１としておき、ここから単位ブロ
ック８×８画像について横方向に８画素ずつ８回の走査
によってデータを実時間１次元ＤＯＴ演算器２２に入力
し、１次元ＤＯＴを行なう。
＠）次にこの１回の走査により横方向の８画素データが
入力され８個のＤＯＴの係数が横方向にバッファ・メモ
リ２３に格納される。このようにして、１ブロツク（８
×８個）の画像データの読み出しに対し、１ブロツクの
１次元ＤＯＴ係数データが順次横方向（８画素）×８回
により計算され８×８画素分のデータを保持するバッフ
ァ・メモリ２３に格納される。
入力され８個のＤＯＴの係数が横方向にバッファ・メモ
リ２３に格納される。このようにして、１ブロツク（８
×８個）の画像データの読み出しに対し、１ブロツクの
１次元ＤＯＴ係数データが順次横方向（８画素）×８回
により計算され８×８画素分のデータを保持するバッフ
ァ・メモリ２３に格納される。
（３）更に、バッファ・メモリ２３から縦方向に８個ず
つ８回データが、順次実時間１次元ＤＯＴ演算器２４に
入力され、同様に縦方向の１次元ＤＯＴが行なわれる。
つ８回データが、順次実時間１次元ＤＯＴ演算器２４に
入力され、同様に縦方向の１次元ＤＯＴが行なわれる。
このように、（１）〜（３）の操作により２次元ＤＯＴ
は完結し、２次元ＤＯＴの係数が得られる。
は完結し、２次元ＤＯＴの係数が得られる。
発明が解決しようとする課題
しかしながら上記のような構成では、入力画像２１のデ
ータを蓄えるフレーム・メモリから入力する横方向の１
次元ＤＯＴは、縦方向の１次元ＤＯＴを求めるためにバ
ッファ・メモリ２３から第２の実時間１次元ＤＯＴ演算
器２４にデータを入力している期間、バッファ・メモリ
２３にデータを書き込むことができず、演算を行なわな
い期間が生じる。
ータを蓄えるフレーム・メモリから入力する横方向の１
次元ＤＯＴは、縦方向の１次元ＤＯＴを求めるためにバ
ッファ・メモリ２３から第２の実時間１次元ＤＯＴ演算
器２４にデータを入力している期間、バッファ・メモリ
２３にデータを書き込むことができず、演算を行なわな
い期間が生じる。
また、横方向の１次元ＤＯＴの入力はブロック毎に切り
出して演算を行なうため、一般の画像のラスタ走査の画
像に適用ができないという問題点がある。
出して演算を行なうため、一般の画像のラスタ走査の画
像に適用ができないという問題点がある。
本発明はかかる点に鑑み、ラスタ走査画像のデータに対
応でき、実時間で２次元ＤＯＴを実現する装置を提供す
るものである。
応でき、実時間で２次元ＤＯＴを実現する装置を提供す
るものである。
課題を解決するための手段
本発明は、第１と第２の１次元ＤＯＴ演算器と、単位デ
ータ数×１ライン分のバッファ・メモリを２枚有し、第
１の１次元ＤＯＴ演算器により計算された結果が一方の
バッファ・メモリに計算結果を格納している期間に、第
２の１次元ＤＯＴ演算器は、他方のバッファ・メモリか
らデータを入力して計算を行なうよう制御し、２次元Ｄ
ＯＴを実現するよう構成したものである。
ータ数×１ライン分のバッファ・メモリを２枚有し、第
１の１次元ＤＯＴ演算器により計算された結果が一方の
バッファ・メモリに計算結果を格納している期間に、第
２の１次元ＤＯＴ演算器は、他方のバッファ・メモリか
らデータを入力して計算を行なうよう制御し、２次元Ｄ
ＯＴを実現するよう構成したものである。
作用
本発明は前記した構成によって、第１の１次元ＤＯＴ演
算器は、ラスタ走査による入力データに対し単位データ
数毎のＤＯＴ係数を一方のバッファ・メモリに順次書き
込み、この期間筒２の１次元ＤＯＴは他方のバッファ・
メモリからデータを入力し単位データ数毎のＤＯＴ係数
を第１の１次元ＤＯＴと直交する方向で計算する。また
、バッファ・メモリのアクセスが終わったところで、２
枚のバッファ・メモリの役割を交代させ、演算を続行す
る。従って、ラスタ走査の画像データ入力に対し、実時
間で２次元ＤＯＴを計算することができる。
算器は、ラスタ走査による入力データに対し単位データ
数毎のＤＯＴ係数を一方のバッファ・メモリに順次書き
込み、この期間筒２の１次元ＤＯＴは他方のバッファ・
メモリからデータを入力し単位データ数毎のＤＯＴ係数
を第１の１次元ＤＯＴと直交する方向で計算する。また
、バッファ・メモリのアクセスが終わったところで、２
枚のバッファ・メモリの役割を交代させ、演算を続行す
る。従って、ラスタ走査の画像データ入力に対し、実時
間で２次元ＤＯＴを計算することができる。
実施例
本発明の一実施例として１画面２５６Ｘ２６６画素の画
像に対し、１ブロツク８Ｘ８画素の２次元ＤＯＴを実行
する装置を第１図に示す。以下第１図に基づいて本発明
の詳細な説明する。
像に対し、１ブロツク８Ｘ８画素の２次元ＤＯＴを実行
する装置を第１図に示す。以下第１図に基づいて本発明
の詳細な説明する。
１１は入力画像（２５６Ｘ２５８画素）、１２は第１の
１次元ＤＯＴ演算器（横方向の８点ＤＯＴ）、１３２Ｌ
、１３ｔ）は各々８Ｘ２５６点分のバッファ・メモリ、
１４は第２の１次元ＤＯＴ演算器（縦方向の８点ＤＯＴ
）、１５は出力データである。このような構成で以下の
ように２次元ＤＯＴを求める。
１次元ＤＯＴ演算器（横方向の８点ＤＯＴ）、１３２Ｌ
、１３ｔ）は各々８Ｘ２５６点分のバッファ・メモリ、
１４は第２の１次元ＤＯＴ演算器（縦方向の８点ＤＯＴ
）、１５は出力データである。このような構成で以下の
ように２次元ＤＯＴを求める。
（１）マず、画像データのラスタ走査に従い、入力画像
１１から１ライン分の入力データが１次元ＤＯＴ演算器
１２に入力され、順次８点のＤＯＴを３２回行なわれる
。この結果は順次走査と同方向に対応したアドレスでバ
ッファ・メモリ１３２Ｌに格納される。この演算がラス
タ走査の８う・ｆンについて行なわれ、順次同様にバッ
ファ・メモリ１３ａに格納される。
１１から１ライン分の入力データが１次元ＤＯＴ演算器
１２に入力され、順次８点のＤＯＴを３２回行なわれる
。この結果は順次走査と同方向に対応したアドレスでバ
ッファ・メモリ１３２Ｌに格納される。この演算がラス
タ走査の８う・ｆンについて行なわれ、順次同様にバッ
ファ・メモリ１３ａに格納される。
（２この時（１）と同時に、（１）とは異なるバッファ
・メモリ１３ｂに対し、その内容を対象として第２の１
次元ＤＯＴ演算器１４によ０１次元ＤＯＴが行なわれる
。このバッファ・メモリ１３ｋ）のデータは、（１）の
走査方向と直交する方向に８点ずつ２６６回にわたり第
２の１次元ＤＯＴ演算器１４に入力され、ここで８点の
ＤＯＴを３２回行ないその結果を出力する。このバッフ
ァ・メモリ１３ｂには（１）において走査方向と同方向
にＤＯＴを行なった結果が入っているので、以上の処理
により２次元ＤＯＴを実現することが可能となる。
・メモリ１３ｂに対し、その内容を対象として第２の１
次元ＤＯＴ演算器１４によ０１次元ＤＯＴが行なわれる
。このバッファ・メモリ１３ｋ）のデータは、（１）の
走査方向と直交する方向に８点ずつ２６６回にわたり第
２の１次元ＤＯＴ演算器１４に入力され、ここで８点の
ＤＯＴを３２回行ないその結果を出力する。このバッフ
ァ・メモリ１３ｂには（１）において走査方向と同方向
にＤＯＴを行なった結果が入っているので、以上の処理
により２次元ＤＯＴを実現することが可能となる。
（鴫 また、ここで（１）と■）が同時に進行し、（１
）のバッファ・メモリ１３＆への書き込みと（２！Ｊの
バッファ・メモリ１３ｔ）からの読み出しは同時に終了
し、すぐに対象バッファ・メモリ１３ａ。
）のバッファ・メモリ１３＆への書き込みと（２！Ｊの
バッファ・メモリ１３ｔ）からの読み出しは同時に終了
し、すぐに対象バッファ・メモリ１３ａ。
１３ｂを（１）と（２）で交代させることにより、（１
）と（２の処理は間断なく行なうことができる。
）と（２の処理は間断なく行なうことができる。
尚、第１及び第２の実時間１次元ＤＯＴ演算器１２．１
４がアクセスする２枚のバッファ・メモリ１３＆、１３
ｋｌのアドレスは、書き込み対象となる方のバッファ・
メモリがＹ方向３ビット（Ｗア、ｗｙ、Ｗア。と表す）
とＸ方向８ビツト（”Ｒ７”Ｒ６”ＸＳ”Ｒ４”ＸＳ”
Ｒ２”ＸＳ”ｌＯと表す）で合わせて１１ビツトＣ”７
２”７．”７０”Ｒ７”Ｒ６”ＸＳ”Ｒ４”ＸＳ”３（
２”）ＣＩ”ｌＯ）となり、読み出し対象となる方のバ
ッファ・メモリは、同様に１１ピツト（Ｒｘ７Ｒｘ６Ｒ
ＸＳＲＸ４Ｒｘ５ＲＸ２Ｒｘ＋ＲＸＯＲ７２”７．Ｒ７
゜）となる。これらの１１ビツトのアドレスは両者共、
インクリメントすることによりそれぞれの走査が可能と
なるので両者のアドレスは共有が可能となる。すなわち
３式のようになる。
４がアクセスする２枚のバッファ・メモリ１３＆、１３
ｋｌのアドレスは、書き込み対象となる方のバッファ・
メモリがＹ方向３ビット（Ｗア、ｗｙ、Ｗア。と表す）
とＸ方向８ビツト（”Ｒ７”Ｒ６”ＸＳ”Ｒ４”ＸＳ”
Ｒ２”ＸＳ”ｌＯと表す）で合わせて１１ビツトＣ”７
２”７．”７０”Ｒ７”Ｒ６”ＸＳ”Ｒ４”ＸＳ”３（
２”）ＣＩ”ｌＯ）となり、読み出し対象となる方のバ
ッファ・メモリは、同様に１１ピツト（Ｒｘ７Ｒｘ６Ｒ
ＸＳＲＸ４Ｒｘ５ＲＸ２Ｒｘ＋ＲＸＯＲ７２”７．Ｒ７
゜）となる。これらの１１ビツトのアドレスは両者共、
インクリメントすることによりそれぞれの走査が可能と
なるので両者のアドレスは共有が可能となる。すなわち
３式のようになる。
”７２”７ ＋”７０”Ｒ７”Ｒ６”Ｘ Ｓ”Ｒ４”Ｘ
５”Ｒ２”Ｘ １”Ｘ ０＝Ｒｘ７Ｒｘ６Ｒｘ５Ｒｘ
４Ｒｘ３Ｒｘ２Ｒｘ１ＲｘＯＲｙ２Ｒｙ１ＲｙＯ発明の
効果 以上述べたように、本発明によれば２次元ＤＯＴは、ラ
スタ走査のデータに対して、リアル・タイムに実現する
ことができ、この実用的効果は大きい。
５”Ｒ２”Ｘ １”Ｘ ０＝Ｒｘ７Ｒｘ６Ｒｘ５Ｒｘ
４Ｒｘ３Ｒｘ２Ｒｘ１ＲｘＯＲｙ２Ｒｙ１ＲｙＯ発明の
効果 以上述べたように、本発明によれば２次元ＤＯＴは、ラ
スタ走査のデータに対して、リアル・タイムに実現する
ことができ、この実用的効果は大きい。
第１図は本発明の２次元ＤＯＴ装置のブロック図、第２
図は従来の２次元ＤＯＴ装置のブロック図である。 １１・・・・・・入力画像、１２・・・・・・第１の実
時間１次元ＤＯＴ演算器、１３・・・・・・８Ｒ２５６
個分のバッファ・メモリ２枚、１４・・・・・・第２の
実時間１次元ＤＯＴ演算器、１５・・・・・・出力係数
データ、２１・・・・・・入力画像、２２・・・・・・
第１の実時間１次元ＤＯＴ演算器、２３・・・・・・８
×８個分のバッファ・メモリ、２４・・・・・・第２の
実時間１次元ＤＯＴ演算器、２５・・・・・・出力係数
データ。
図は従来の２次元ＤＯＴ装置のブロック図である。 １１・・・・・・入力画像、１２・・・・・・第１の実
時間１次元ＤＯＴ演算器、１３・・・・・・８Ｒ２５６
個分のバッファ・メモリ２枚、１４・・・・・・第２の
実時間１次元ＤＯＴ演算器、１５・・・・・・出力係数
データ、２１・・・・・・入力画像、２２・・・・・・
第１の実時間１次元ＤＯＴ演算器、２３・・・・・・８
×８個分のバッファ・メモリ、２４・・・・・・第２の
実時間１次元ＤＯＴ演算器、２５・・・・・・出力係数
データ。
Claims (1)
- ディジタル画像データに対し、２次元離散直交変換（Ｄ
ｉｓｃｒｅｔｅＯｒｔｈｏｇｏｒａｌＴｒａｎｓｆｏｒ
ｍ；以下ＤＯＴと記す）を行なう装置であって、第１と
第２の実時間１次元ＤＯＴ演算器と、単位データ数×１
ライン分のバッファ・メモリを２枚有し、前記第１の実
時間１次元ＤＯＴ演算器で入力画像の走査方向に単位デ
ータ数ごとに順次１次元ＤＯＴを行ない、その出力を２
枚の前記バッファ・メモリの一方に書き込み、この期間
に前記第２の実時間１次元ＤＯＴ演算器で他方の前記バ
ッファ・メモリからデータを読み出し、単位データ毎の
１次元ＤＯＴを行ない２次元ＤＯＴを実現し、前記バッ
ファ・メモリのアクセスが終了したところで２枚の前記
バッファ・メモリの役割を交代させるよう制御すること
により、ラスタ走査画像データに対して２次元ＤＯＴを
実時間で行なうことを特徴とするディジタル信号処理装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63026098A JPH01201773A (ja) | 1988-02-05 | 1988-02-05 | ディジタル信号処理装置 |
| US08/051,273 US5278781A (en) | 1987-11-12 | 1993-04-23 | Digital signal processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63026098A JPH01201773A (ja) | 1988-02-05 | 1988-02-05 | ディジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01201773A true JPH01201773A (ja) | 1989-08-14 |
Family
ID=12184120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63026098A Pending JPH01201773A (ja) | 1987-11-12 | 1988-02-05 | ディジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01201773A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5978508A (en) * | 1996-09-20 | 1999-11-02 | Nec Corporation | Two-dimensional inverse discrete cosine transformation circuit for MPEG2 video decoder |
| JP2011527033A (ja) * | 2008-02-05 | 2011-10-20 | 株式会社エヌ・ティ・ティ・ドコモ | 変換の高速でメモリ効率の良い実施のための方法 |
-
1988
- 1988-02-05 JP JP63026098A patent/JPH01201773A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5978508A (en) * | 1996-09-20 | 1999-11-02 | Nec Corporation | Two-dimensional inverse discrete cosine transformation circuit for MPEG2 video decoder |
| JP2011527033A (ja) * | 2008-02-05 | 2011-10-20 | 株式会社エヌ・ティ・ティ・ドコモ | 変換の高速でメモリ効率の良い実施のための方法 |
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