JPH06274607A

JPH06274607A - 並列信号処理装置

Info

Publication number: JPH06274607A
Application number: JP6171193A
Authority: JP
Inventors: Kiyoshi Hoshino; 潔星野; Masahiro Yamada; 雅弘山田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-03-22
Filing date: 1993-03-22
Publication date: 1994-09-30

Abstract

(57)【要約】【目的】複数プロセッサを用いて画像圧縮処理を行なう
際、プログラム作成が容易であり、映像信号処理におい
ては有効な並列処理方式を用い、しかもプロセッサ間通
信によるオーバーヘッドが少ないようにする。【構成】前処理部１Ａは、入力シフトレジスタと出力シ
フトレジスタの各段の間にそれぞれ演算部を有した、並
列処理部１Ｂに、映像信号を走査変換して与える前処理
部１Ａが設けられ、この前処理部１Ａは、入力映像信号
の水平方向に１ラインを８画素飛びに変換して、結果と
して垂直方向に６４画素（１ブロック）が並ぶ形となる
ように変換し、垂直方向に６４画素、横方向に９４画素
が並べるようにし、横方向の画素を並列処理部１Ｂの９
４段のシフトレジスタに走査して移し、各段のデータを
縦方向に一斉にシフトして各画素を演算できるように
し、各段に対応する演算器が同一ブロックの画素を演算
できるようにしている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ディジタル信号処理
を行なう汎用プロセッサ複数個から構成される、テレビ
ジョン信号処理、特に画像圧縮処理を目的としたマルチ
プロセッサ方式の信号処理装置に関する。

【０００２】

【従来の技術】近年、様々な高能率符号化技術を組み合
わせた映像システムの研究開発が通信・記録・放送の各
分野で本格化しており、国際標準化も進みつつある。(
文献

【０００３】(1) マルチメディア符号化の国際標準、安
田浩著、丸善株式会社）これらの標準化方式にいずれ
にも共通して採用されているのは、フレーム間予測符号
化とＤＣＴ（離散コサイン変換）符号化の組み合わせで
あり、画像の水平８画素、垂直８画素（以下単に８×８
画素という）の６４画素を単位とした演算が基本となっ
ている。

【０００４】図８において、汎用プロセッサ（以下単に
ＤＳＰと呼ぶ）を用いた画像圧縮処理について、ＤＣＴ
演算を例にとって従来の演算方法を説明する。この図８
は、８×８画素を単位としてＤＣＴ演算を行なうため
に、信号の操作順序を変換する回路の例を示している。

【０００５】この回路では、メモリ２０２、２０３を８
ライン毎にトグルにして使用し、それぞれ交互にリード
とライトの動作を行ない、入力映像信号の走査順序を変
換することができる。メモリ２０２、２０３には、入力
端子２０１から映像信号が供給される。メモリ２０２、
２０３のリード（Ｒ）とライト（Ｗ）の動作を切り替え
るためのリード、ライト切り替え信号（Ｒ／Ｗ信号）が
端子２１０から入力される。メモリ２０２にはＲ／Ｗ信
号が直接供給され、メモリ２０３にはインバータ２０９
を介して供給される。２０４は、ライトカウンタであ
り、その出力であるライトアドレスは、セレクタ２０７
を介してメモリ２０２に供給され、セレクタ２０８を介
してメモリ２０３に供給される。２０５はリードカウン
タであり、その出力であるリードアドレスは、ＲＯＭ２
０６で変換された後、セレクタ２０７を介してメモリ２
０２に供給され、セレクタ２０８を介してメモリ２０３
に供給される。

【０００６】セレクタ２０７には端子２１０からＲ／Ｗ
信号が直接供給され、セレクタ２０８にはインバータ２
０９を介して供給されている。Ｒ／Ｗ信号の切り替え周
期は、ラスタースキャンをブロック単位に変換するその
ブロック単位の大きさによって決まる。例えば８×８の
ブロックであれば８ライン毎に切り替わる信号となる。
そして２つのメモリ２０２、２０３は、それぞれ交互に
リードとライトの状態が切り替えられる。

【０００７】例えば、Ｒ／Ｗ信号によってメモリ２０２
がライト状態にあるとすると、ライン単位にリセットの
かかるライトカウンタ２０４のライトアドレスがセレク
タ２０７で選択され、端子２０１から入力されるライン
走査された映像信号は、このライトアドレスの示す位置
に書き込まれる。次に、メモリ２０２がリード状態に切
り替わると、セレクタ２０７ではＲＯＭ２０６の出力信
号が選択され、リードカウンタ２０６の出力がブロック
毎の走査に変換するためのリードアドレスに変換され、
メモリ２０２に与えられる。このリードアトレスをもと
にメモリ２０２に蓄えられていた映像信号は、ブロック
毎にアドレスを飛ばして読み出され、その結果、ブロッ
ク単位に走査された信号が端子２１１に得られる。逆に
このときメモリ２０３はライト状態に切り替わってお
り、セレクタ２０８を介して同様にカウンタ２０４の出
力がライトアドレスとして与えられ、映像信号が書き込
まれる。

【０００８】図９（Ａ）、（Ｂ）は、この動作を説明す
る図であり、相互のメモリでリードとライトを交互に繰
り返すことにより、ライン単位に走査されている信号
（図９（Ａ））をブロック単位に走査した図９（Ｂ）の
如く走査したブロック単位の信号に変換することができ
る。

【０００９】図１０（Ａ）、（Ｂ）は図９を更に詳しく
説明した図であり、ＮＴＳＣ信号を4 fsc でサンプリン
グしたときの有効画素（丸印）の変換を示している。記
載されている数値Ｎ−ｎは第Ｎラインの第ｎ画素目を意
味している。また、メモリ２０２，２０３はそれぞれ８
ライン、合計１６ライン分の容量が必要となる。

【００１０】次に、変換後の映像信号をデジタル信号処
理装置（ＤＳＰ）に入力してＤＣＴ演算を行なうものと
する。ＤＣＴ演算については、例えばＬＳＩＬＯＧＩＣ
社のＬ64730(ＤＣＴProcessor)のように既に何種類かの
専用ＬＳＩが市販されているので、ＤＳＰの代わりにこ
のＬ64730 を例にとって説明する。

【００１１】図１１（Ａ）において、入力８０１には図
８の出力端子２１１からのブロックスキャンデータが入
力され、８０４、８０５からはそれぞれクロック信号Ｃ
ＬＫと６４画素毎の同期信号ＳＹＮＣが入力される。こ
れらの信号を元に８０２（Ｌ64730)においてＤＣＴ演算
を行ない、結果であるＤＣＴ係数が出力端子８０３より
出力される。なおこのＬ64730 は、この他にいくつかの
制御信号を入力してビット精度の丸め等を行なうことが
可能であるが、ここでは説明を省略する。タイミングチ
ャートを図１１（Ｂ）に示す。同図はこのＬＳＩのデー
タシートより引用したものであり、図１０と画素位置の
表現方法が異なる。ｂｄ（ｎ，Ｎ）が第Ｎライン第ｎ画
素を表しており、Ｎ，ｎは０から始まっている。例えば
4 fsc で標本化したＮＴＳＣ信号であれば、70ns×64＝
4480ns 以内にＤＣＴ演算を完了する必要がある。以上
市販されているＬＳＩ、Ｌ64730 を用いて説明したが、
ＤＳＰによる演算も同様に考えてよい。

【００１２】以上説明した従来の方法では、ハイビジョ
ンなどの広帯域信号を扱いにくいという問題点がある。
実際このＬ64730 の最高動作周波数は４０ＭＨｚであ
り、このままではハイビジョンのスタジオ規格である７
４ＭＨｚレートの演算には対応できない。すなわち、映
像信号のレートに比例してＤＣＴ演算部８０２の入出力
データレートが高くなるため、ハイビジョンなどのサン
プルレートの高い信号を扱う場合、ＤＳＰをコストの高
い高速動作するものに変更するか、複数のＤＳＰを用い
て処理の高速化を図ることが不可欠である。

【００１３】複数のＤＳＰを用いた演算装置の一方式と
して、画像の二次元構造を利用して、各水平位置に１つ
のプロセッサを割り当てる方法がある（文献(2):“THE
PRINCETON ENGINE: A REAL-TIME VIDEO SYSTEM SIMULAT
OR”,IEEE Trans.CE, Vol.34, MAY 1988) 、文献(3):
“SVP:SERIAL VIDEO PROCESSOR”,CICC'90 Session 17.
3)。例えば、ＮＴＳＣ信号を4 fsc で標本化した場合、
１走査線の有効画素数は７６０個であるから、７６０個
のプロセッサを１列に並べて１走査線の画素に割り当て
る。以下特にことわらなければ映像信号は有効画素部分
を示す。

【００１４】図１２（Ａ）に並列処理装置の構成を示
す。入力端子２１から入力された映像信号は、７６０段
の入力シフトレジスタ２２によって１水平走査期間分の
画素がシリアルパラレル変換された後、いっせいに各水
平位置を担当する７６０個の各プロセッサ２３に供給さ
れる。それぞれのプロセッサ２３はすべて同一のプログ
ラムによって制御され、同時刻に同じ動作を行なう。１
走査線分の画素に対する演算を並列処理することで高速
化を図る。処理後の信号は、７６０段の出力シフトレジ
スタ２４によってパラレルシリアル変換されて出力され
る。図１２（Ｂ）に、ＤＳＰの処理を概念的に説明する
フローチャートを示す。まず入力シフトレジスタ２２に
入力されたデータを読取りし、そのデータに信号処理を
施し、出力シフトレジスタ２４に出力する。１水平期間
（＝１Ｈ）が終了するまで待ち、再び入力シフトレジス
タ２２を読み取りする。つまり、１Ｈごとに入力データ
の読み取り・信号処理・出力データの書き込みを繰り返
し、この繰り返し周期が１Ｈ以内であれば実時間処理が
可能である。図１２は、説明のため最も基本的な構成で
説明したが、実際には、各プロセッサは演算データ保持
用のローカルメモリを持ち、また、プロセッサ間通信の
ためのバスを備えている。この方式は、７６０個それぞ
れのプロセッサがすべて同一のプログラムによって制御
されるためＳＩＭＤ(Single Instruction Multiple Dat
a)方式と呼ばれ、プロセッサ毎に処理プログラムを分担
させるＭＩＭＤ(Multiple Instruction Multiple Data)
方式と比較してプログラム作成が容易であり、しかも全
ての画素に同様な処理を施すことが多い映像信号処理に
おいては有効な並列処理方式である。

【００１５】

【発明が解決しようとする課題】この並列方式を用いて
ＤＣＴ演算を行なおうとすると、以下のような問題点が
生じる。すなわち、ＤＣＴに代表される画像圧縮処理の
演算は８×８画素を処理単位としており、８×８範囲の
画素が必要となる。従って１水平走査期間分の画素をい
っせいに各水平位置を担当する７６０個の各プロセッサ
に供給するこの方式では、プロセッサ間通信によるオー
バーヘッドが大きいという問題がある。一般的な８×８
ＤＣＴ演算は、５７６回の基本演算（テーブル参照：１
２８回、乗算：２５６回、加算：１９２回）より構成さ
れるが、さらにその約１割にあたる５６回のプロセッサ
間通信が必要となってしまう。

【００１６】そこでこの発明は、複数プロセッサを用い
て画像圧縮処理を行なう際に、プログラム作成が容易で
あり、映像信号処理においては有効な並列処理方式であ
るＳＩＭＤ方式をもちいて、しかもプロセッサ間通信に
よるオーバーヘッドが少ない信号処理回路を提供するこ
とを目的とする。

【００１７】

【課題を解決するための手段】ＳＩＭＤ方式並列処理装
置の入力シフトレジスタへの入力前段で画素の並び換え
処理（前処理）を行ない、演算後の出力シフトレジスタ
からの出力を前処理と逆変換（後処理）する構成とす
る。

【００１８】

【作用】上記の手段によると、８×８単位の演算に適す
るように前処理によって画素を並び換えるので、演算時
にプロセッサ間通信によるオーバーヘッドが少なくて済
む。

【００１９】

【実施例】以下、図面を参照してこの発明の実施例を説
明する。

【００２０】図１はこの発明の一実施例である。この装
置は、複数のプロセッサを並列に有する並列処理部１Ｂ
の前に並列処理しやすいように画像信号の走査を変換す
る前処理部１Ａを備え、また並列処理部１Ｂの後ろに走
査を元に戻す後処理部１Ｃを備える。

【００２１】図１はこの発明の要部である前処理部の構
成を具体的に示している。第１０図とほぼ同一構成であ
るが変換内容が異る。以下相違点を中心に説明する。１
０図のＲＯＭ２０２，２０３がＲ／Ｗ信号２１０によっ
て８ライン毎にトグル動作したのに対して、図１のＲＯ
Ｍ１０２、１０３はＲ／Ｗ信号１１０によって１ライン
毎にトグル動作する。従ってメモリ１０２、１０３の容
量はそれぞれ１ライン、合計２ライン分である。さらに
リードアドレス発生用ＲＯＭ１０６の内容が異ってお
り、ライン単位に走査されており図２（Ａ）のような信
号を同図（Ｂ）のように変換している。

【００２２】即ち、図２（Ａ）の信号は、入力映像信号
のラインの画素にＮ−ｎの番号を順に示している。この
信号を一方のメモリに書き込みときは図２（Ｂ）のよう
な順序で書き込むようにしている。即ち１つのラインの
８画素を縦方向に書き込み、８画素単位で横方向に並べ
た形で配列している。このように配列された画素を読み
出すときは、横方向に９４画素のデータを出力端子２１
１に読み出すものである。図１０では８×８ブロックを
構成する６４画素を連続するように変換していたのに対
して、このシステムでは１ラインを８画素飛びに変換し
て、結果として垂直方向に６４画素が並ぶ形となるよう
に変換している。即ち、垂直方向に６４画素、横方向に
９４画素が並ぶと、横（ライン方向）の画素を９４の段
を有するシフトレジスタに走査して移し、各段のデータ
を縦方向に一斉にシフトして各画素を演算するようにす
れば、各段に対応する演算器は、同一ブロックの画素を
演算できることになる。

【００２３】図３にＳＩＭＤ型並列処理装置を示す。図
１２のものと比較して、入出力シフトレジスタ長とＤＳ
Ｐ数が１／８の構成となっている。この装置には、前処
理部によって図２（Ｂ）に示す並びに変換されたデータ
が横方向に出力されて入力され、７６０／８＝９５画素
毎にＤＳＰに取り込まれる。すなわち図３におけるＤＳ
Ｐ２３０(94)（９４番目のＤＳＰ）のみに着目すれば、
まず画素１−１が取り込まれ、次に１−２、１−３、…
８−８と続き、８×８ブロックを構成する６４画素が１
つのＤＳＰに順番に取り込まれ処理されることにほかな
らない。

【００２４】同様にして他のＤＳＰにもそれぞれ所定の
８×８ブロックを構成する６４画素が順次、取り込まれ
ることになる。ＤＳＰ２３０(94)のみに着目した場合の
入出力ラインとＤＳＰ処理の動作を図４に示す。図４の
「入力」はＤＳＰ２３０(94)に入力するデータ列を示し
ている。また「ＳＹＮＣ」はブロック同期を示してい
る。ＤＳＰ２３０(94)は、９４画素転送周期で入力する
データを取り込み演算し、それぞれをＤＣＴ処理して出
力する。ＳＩＭＤ型並列処理装置の入出力を説明するタ
イミングチャートであり、それぞれのＤＳＰには（１／
８）Ｈ毎に１画素のレートで入力され同様のレートで出
力される。言い換えれば８Ｈ毎に６４画素（８×８画
素）分が入出力処理されており、実時間処理が可能とな
っている。

【００２５】図１２（Ｂ）でも説明したように従来のＳ
ＩＭＤ並列型処理装置（文献(2) 、(3) ）は、１Ｈ（水
平走査時間）に１度ずつ入力・演算・出力を繰り返すフ
ローであったが、このシステムにおける装置は８Ｈ毎に
６４画素入力・演算・６４画素出力を繰り返すフローと
なる。その様子が図４の「ＤＳＰ処理」として示されて
いる。初めに画素（１−１〜８−８）を順番に読み取り
して６４画素そろった時点でＤＣＴ演算を行ない、その
結果を６４画素（１´−１〜８´−１）を順番に出力す
る。順番に出力しながら、同時に次の６４画素（９−１
〜１６−１）を読み取りしている。６４画素の区切り情
報を得るために「ＳＹＮＣ」信号を入力している。

【００２６】図５（Ａ）は上記システムのフローチャー
トを示している。まず「ＳＹＮＣ」入力が１になるまで
待ち（ステップＳ１、Ｓ２）、カウンタｉを１に初期化
する（ステップＳ３）。その後入力シフトレジスタ２２
０から１画素読むごとにカウンタを評価し、６４画素目
であれば信号処理を行なう（ステップＳ４〜Ｓ６）。次
に１ブロック（６４画素）前の演算結果を出力シフトレ
ジスタ２４０に出力し（ステップＳ７）、６４画素目で
あればカウンタを初期化し（ステップＳ８、Ｓ９）、そ
うでなければインクリメントする（ステップＳ１０）。
（１／８）Ｈ期間終了まで待ったた後に、一連の処理を
繰り返す（ステップＳ１１）。

【００２７】図５（Ｂ）にはフローチャートの他の実施
例を示す。図５（Ａ）と比較してカウンタの評価法が異
なっている。この例では、まず、読み取り（取り込み）
と、１ブロック前の演算結果の書き込み（掃き出し）を
先に行い準備しておき、次に読み取った信号の演算処理
と蓄積を行うものである。こうしてＳＩＭＤ装置で処理
された「出力信号」（図４参照）は、後処理部に入力さ
れる。後処理は前処理の逆変換なので、図１に示した構
成と同様にしてリードアドレス発生用のＲＯＭ内容を変
更するのみでよい。

【００２８】図６（Ａ）にＳＩＭＤ装置におけるＤＳＰ
動作フローの他の実施例を、その動作を実現するための
フローチャートを２通り図７（Ａ）、（Ｂ）に示す。第
１の実施例では図５（Ａ）のステップＳ４、Ｓ７からわ
かるように読み取り時が第ｎ画素目、書き込み時が第
（ｎ−１）画素目になるため、読み取りと書き込みとで
１つづらしてアクセスしなければならず、オーバーヘッ
ドが増えてしまう。そこで図６の「ＤＳＰ処理」に示す
ように書き込み・読み取り・演算の順を繰り返すように
した。出力のタイミングが（１／８）Ｈずれる（図６の
出力タイミングと図４の出力タイミング比較）だけで、
前述したオーバーヘッドをなくすことができる。

【００２９】

【発明の効果】上記したようにこの発明によるとプログ
ラム作成が容易であり、しかも全ての画素に同様な処理
を施すことが多い映像信号処理においては有効な並列処
理方式であるＳＩＭＤ方式をもちい、画像圧縮処理を行
なう際に、圧縮処理に特徴的である８×８単位の演算に
適するように前処理部によって画素を並び換えることに
って、演算時にプロセッサ間通信によるオーバーヘッド
が少なくて済む。

【図面の簡単な説明】

【図１】この発明の一実施例を示す図。

【図２】図１の回路の動作を説明するために示した図。

【図３】この発明に係わる並列処理装置を示す図。

【図４】この発明の並列処理部の動作を説明するために
示した図。

【図５】この発明の装置の動作を説明するために示した
フローチャート。

【図６】この発明の他の実施例の動作を説明するための
示した図。

【図７】図７の装置の動作を説明するために示したフロ
ーチャート。

【図８】従来の走査変換装置を示す図。

【図９】図８の装置の動作を説明するために示した図。

【図１０】同じく図８の装置の動作を説明するために示
した図。

【図１１】従来の演算部とその動作を説明するために示
した図。

【図１２】従来の並列処理装置とその動作を説明するた
めに示した図。

【符号の説明】

１０２、１０３…メモリ（ＲＡＭ）、１０６…リードア
ドレスＲＯＭ、２０４…ライトカウンタ、２０５…リー
ドカウンタ、２０７、２０８…セレクタ、２０９…イン
バータ。

Claims

【特許請求の範囲】

【請求項１】水平、垂直方向がＸ×Ｙ画素となったフ
ィールドの信号が水平と垂直方向に走査されて入力する
入力信号を水平、垂直方向が（ｎ×ｎ）画素のブロック
に細ブロック化する場合、前記入力信号の１ラインをｎ
画素ずつ垂直方向に並べ、この配列を水平方向に繰り返
してＸ／ｎ画素を配列し、水平方向に並んだ画素を出力
する前処理回路と、前記前処理回路からのシリアルのＸ／ｎ画素を受けとる
Ｘ／ｎ段の第１のシフトレジスタ、前記第１のシフトレ
ジスタのパラレル出力をそれぞれ取り込み演算処理する
同一プログラムで動作する同一構成の複数プロセッサ、
前記複数プロセッサの出力をパラレルに取り込みシリア
ルに変換して出力する第２のシフトレジスタを有した並
列演算型の並列処理部と、前記並列処理部の前記第２のシフトレジスタから出力さ
れる演算後のデータ列を、前記前処理回路の配列手順と
は逆の手順で配列し直し出力する後処理部とを具備した
ことを特徴とする並列信号処理装置。
【請求項２】入力信号をシリアルパラレル変換する第
１のシフトレジスタと、前記第１のシフトレジスタのパ
ラレル出力をそれぞれ取り込み演算処理する同一プログ
ラムで動作する同一構成の複数プロセッサと、前記複数
プロセッサの出力をパラレルに取り込みシリアルに変換
して出力する第２のシフトレジスタとを有した並列演算
型の信号処理装置において、前記複数プロセッサが、前記第１のシフトレジスタのパ
ラレル出力の６４画素、またはｎ×ｎ画素分単位で演算
処理し、処理結果を６４画素、またはｎ×ｎ画素単位で
前記第２のシフトレジスタに出力する手段と、アドレス入力できるＲＡＭ（ランダムアクセスメモリ）
と、前記ＲＡＭにアドレスを与えるためのアドレス発生
手段を備え、入力信号であるラスター走査されたテレビ
ジョン信号のデータを、横方向８画素、縦方向８画素の
６４画素、または横方向ｎ画素、縦方向ｎ画素のｎ×ｎ
画素が縦方向に一列に並ぶように変換して、前記第１の
シフトレジスタに供給する第１の変換手段と、同様にアドレス入力できるＲＡＭ（ランダムアクセスメ
モリ）と、前記ＲＡＭにアドレスを与えるためのアドレ
ス発生手段を備え、前記第２のシフトレジスタからの出
力データであり、横方向８画素、縦方向８画素の６４画
素、または横方向ｎ画素、縦方向ｎ画素のｎ×ｎ画素が
縦方向に一列に並ぶ信号を、ラスター走査されたテレビ
ジョン信号となるように変換する第２の変換手段とを備
えたことを特徴とする並列処理装置。