JPH0119596Y2 - - Google Patents
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- JPH0119596Y2 JPH0119596Y2 JP19456281U JP19456281U JPH0119596Y2 JP H0119596 Y2 JPH0119596 Y2 JP H0119596Y2 JP 19456281 U JP19456281 U JP 19456281U JP 19456281 U JP19456281 U JP 19456281U JP H0119596 Y2 JPH0119596 Y2 JP H0119596Y2
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- 239000003990 capacitor Substances 0.000 description 12
- 230000006378 damage Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
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- 238000009499 grossing Methods 0.000 description 2
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- Power Conversion In General (AREA)
Description
【考案の詳細な説明】
〔考案の技術分野〕
本考案はスイツチング素子をオンオフさせて交
流出力を得るインバータ装置に係り、特にスイツ
チング素子を過電流による破壊から保護する機能
をもつたインバータ装置に関する。
流出力を得るインバータ装置に係り、特にスイツ
チング素子を過電流による破壊から保護する機能
をもつたインバータ装置に関する。
インバータによる電動機の回転数及びトルク制
御は、制御性、信頼性、多機能性及び価格の面か
ら従来広く使用されている。斯ようなインバータ
のスイツチング素子としてはトランジスタが一般
的に用いられるが、これはトランジスタがその特
性において自己消弧性、低飽和損失及び高速スイ
ツチング特性を具備する等に優れた利点を有する
ためである。このように優れた利点を有するトラ
ンジスタをサイリスタと比較すると、トランジス
タはサイリスタに比して耐量が低く、特に過負荷
耐量の面で劣るという問題点がある。
御は、制御性、信頼性、多機能性及び価格の面か
ら従来広く使用されている。斯ようなインバータ
のスイツチング素子としてはトランジスタが一般
的に用いられるが、これはトランジスタがその特
性において自己消弧性、低飽和損失及び高速スイ
ツチング特性を具備する等に優れた利点を有する
ためである。このように優れた利点を有するトラ
ンジスタをサイリスタと比較すると、トランジス
タはサイリスタに比して耐量が低く、特に過負荷
耐量の面で劣るという問題点がある。
しかるに、斯ようなトランジスタを電力分野の
例えばインバータ装置に適用する場合において、
そのトランジスタの破壊からの保護は、過電圧よ
りも過電流に対する協調が難しい。
例えばインバータ装置に適用する場合において、
そのトランジスタの破壊からの保護は、過電圧よ
りも過電流に対する協調が難しい。
第１図は従来の正弦波近似PWM方式のインバ
ータ装置の構成を示すものである。第１図におい
て、１は整流ダイオードDa乃至Dfから成る整流
回路、２は直流リアクトルL1と平滑コンデンサ
C0とから成る平滑回路で、この平滑回路２と前
記整流回路１とで直流電源３を構成している。４
はインバータ主回路であり、直流電源３から直流
電圧が給電される。インバータ主回路４は三相ブ
リツジ回路の各アームにスイツチング素子たるト
ランジスタTr1乃至Tr6と負荷のスイツチング時
に発生するサージ等よりトランジスタを保護する
ためのフライホイルダイオードD1乃至D6と抵抗
R1乃至R6とコンデンサC1乃至C6との直列回路と
から成り、トランジスタTr1とTr4，Tr2とTr5，
Tr3とTr6の各相互接続点をＵ，Ｖ，Ｗ各相出力
端子TU，TV，TWとしている。トランジスタTr1
乃至Tr6のベースB1乃至B6に対して、インバータ
出力電圧波形が出力周波数に対して一定となるよ
うに設定された制御信号を制御回路５から与えて
正弦波近似PWMスイツチングさせることにより
出力端子TU，TV及びTWに三相交流電圧を形成す
る。更に、各トランジスタTr1乃至Tr6のスイツ
チング周期を制御することにより交流出力の周波
数を変化させている。また、ラインLNには過電
流検出抵抗Rs1が接続されている。そして、６は
上記過電流検出抵抗Rs1の両端電圧に基づいて過
電流を検出し、その検出に応じてトランジスタ
Tr1乃至Tr6の動作を停止させる保護回路である。
ここで、理解を容易にするために単相インバータ
に流れる電流波形につき、第１図の一部詳細を示
した第２図と各部の波形を示した第３図及び第４
図とによつて説明する。トランジスタTr2及び
Tr4をオフ、トランジスタTr5をオンした状態で、
トランジスタTr1のベースB1に第３図中ａの制御
信号Scを入力すると、時点t1においてトランジス
タTr4にdv／dtによる第３図中ｄに示す電流Idt
を生じ、この電流IdtはトランジスタTr1の負荷と
なり第３図中ｂに示す波形の電流Ir1を生じモー
タ巻線WMには第３図中ｃに示す波形の電流IWMを
生じる。従つてラインLNには第３図中ｅに示す
波形のライン電流ILNを生じる。尚、第３図ｂ中、
Iaはモータ巻線WMに生じる電流IWM，Ibはdv／dt
によつて生じる前記電流Idtである。また、ライ
ン電流ILNはトランジスタTr1に流れる電流Tr1と
フライホイールダイオードD4のリカバリー電流
の総和である。ラインLNに接続された過電流検
出抵抗Rs1の両端には抵抗R11を介してフオトカプ
ラPC1の入力側が接続され、フオトカプラPC1の
出力側は抵抗R12を介してアースに接続され、更
にフオトカプラPC1の出力側にはフリツプフロツ
プ７が接続されて前記保護回路６の一部を構成し
ている。過電流検出抵抗Rs1に第３図中ｅの電流
ILNが流れた場合過電流検出抵抗Rs1の両端には第
３図中ｅと同一波形の電圧が発生し、この電圧に
よつてフオトカプラPC1が動作し、そのフオトカ
プラPC1の入力側に第２図に示すフイルタコンデ
ンサC11がない場合には、該フオトカプラPC1の
出力側抵抗R12の両端に第３図ｆに波形を示す電
圧VDを発生する。このとき、第３図ｄに示され
る電流Idtは定格電流として考えて良く直接トラ
ンジスタを破壊に至らせることはない。
ータ装置の構成を示すものである。第１図におい
て、１は整流ダイオードDa乃至Dfから成る整流
回路、２は直流リアクトルL1と平滑コンデンサ
C0とから成る平滑回路で、この平滑回路２と前
記整流回路１とで直流電源３を構成している。４
はインバータ主回路であり、直流電源３から直流
電圧が給電される。インバータ主回路４は三相ブ
リツジ回路の各アームにスイツチング素子たるト
ランジスタTr1乃至Tr6と負荷のスイツチング時
に発生するサージ等よりトランジスタを保護する
ためのフライホイルダイオードD1乃至D6と抵抗
R1乃至R6とコンデンサC1乃至C6との直列回路と
から成り、トランジスタTr1とTr4，Tr2とTr5，
Tr3とTr6の各相互接続点をＵ，Ｖ，Ｗ各相出力
端子TU，TV，TWとしている。トランジスタTr1
乃至Tr6のベースB1乃至B6に対して、インバータ
出力電圧波形が出力周波数に対して一定となるよ
うに設定された制御信号を制御回路５から与えて
正弦波近似PWMスイツチングさせることにより
出力端子TU，TV及びTWに三相交流電圧を形成す
る。更に、各トランジスタTr1乃至Tr6のスイツ
チング周期を制御することにより交流出力の周波
数を変化させている。また、ラインLNには過電
流検出抵抗Rs1が接続されている。そして、６は
上記過電流検出抵抗Rs1の両端電圧に基づいて過
電流を検出し、その検出に応じてトランジスタ
Tr1乃至Tr6の動作を停止させる保護回路である。
ここで、理解を容易にするために単相インバータ
に流れる電流波形につき、第１図の一部詳細を示
した第２図と各部の波形を示した第３図及び第４
図とによつて説明する。トランジスタTr2及び
Tr4をオフ、トランジスタTr5をオンした状態で、
トランジスタTr1のベースB1に第３図中ａの制御
信号Scを入力すると、時点t1においてトランジス
タTr4にdv／dtによる第３図中ｄに示す電流Idt
を生じ、この電流IdtはトランジスタTr1の負荷と
なり第３図中ｂに示す波形の電流Ir1を生じモー
タ巻線WMには第３図中ｃに示す波形の電流IWMを
生じる。従つてラインLNには第３図中ｅに示す
波形のライン電流ILNを生じる。尚、第３図ｂ中、
Iaはモータ巻線WMに生じる電流IWM，Ibはdv／dt
によつて生じる前記電流Idtである。また、ライ
ン電流ILNはトランジスタTr1に流れる電流Tr1と
フライホイールダイオードD4のリカバリー電流
の総和である。ラインLNに接続された過電流検
出抵抗Rs1の両端には抵抗R11を介してフオトカプ
ラPC1の入力側が接続され、フオトカプラPC1の
出力側は抵抗R12を介してアースに接続され、更
にフオトカプラPC1の出力側にはフリツプフロツ
プ７が接続されて前記保護回路６の一部を構成し
ている。過電流検出抵抗Rs1に第３図中ｅの電流
ILNが流れた場合過電流検出抵抗Rs1の両端には第
３図中ｅと同一波形の電圧が発生し、この電圧に
よつてフオトカプラPC1が動作し、そのフオトカ
プラPC1の入力側に第２図に示すフイルタコンデ
ンサC11がない場合には、該フオトカプラPC1の
出力側抵抗R12の両端に第３図ｆに波形を示す電
圧VDを発生する。このとき、第３図ｄに示され
る電流Idtは定格電流として考えて良く直接トラ
ンジスタを破壊に至らせることはない。
第２図の構成では、上記電流Idtを除去するた
めにフオトカプラPC1の入力側にフイルタコンデ
ンサC11を挿入し、フオトカプラPC1の出力電圧
VDのピーク値を抑制している。フイルタコンデ
ンサC11がない場合と有る場合のフオトカプラ
PC1の出力電圧VDの波形を夫々第４図ａ，ｂに示
す。フイルタコンデンサC11を挿入すれば、出力
電圧VDのピーク値はVD2からV′D2に減少するよう
になるが、出力電圧VDの定常値はVD1からV′D1に
増加するようになり、フイルタコンデンサC11が
ない場合に比してt1の伝達時間遅れが生じる。こ
のため、フイルタコンデンサC11を挿入した場合、
保護回路６の検出動作が遅れるという問題がある
が、フイルタコンデンサC11がない場合には、負
荷変動に応じたdv／dtによつて生じるピーク値
の高い電流Idtと短絡電流との区別に困難性があ
つて保護回路６が誤動作する虞があり、トランジ
スタTr1乃至Tr6を破壊から確実に保護できなく
なる。
めにフオトカプラPC1の入力側にフイルタコンデ
ンサC11を挿入し、フオトカプラPC1の出力電圧
VDのピーク値を抑制している。フイルタコンデ
ンサC11がない場合と有る場合のフオトカプラ
PC1の出力電圧VDの波形を夫々第４図ａ，ｂに示
す。フイルタコンデンサC11を挿入すれば、出力
電圧VDのピーク値はVD2からV′D2に減少するよう
になるが、出力電圧VDの定常値はVD1からV′D1に
増加するようになり、フイルタコンデンサC11が
ない場合に比してt1の伝達時間遅れが生じる。こ
のため、フイルタコンデンサC11を挿入した場合、
保護回路６の検出動作が遅れるという問題がある
が、フイルタコンデンサC11がない場合には、負
荷変動に応じたdv／dtによつて生じるピーク値
の高い電流Idtと短絡電流との区別に困難性があ
つて保護回路６が誤動作する虞があり、トランジ
スタTr1乃至Tr6を破壊から確実に保護できなく
なる。
本考案は上記事情に鑑みてなされたものであ
り、その目的はスイツチング素子に流れる電流を
検出し、過電流が流れたときにスイツチング素子
への制御信号を保護回路によつて極めて迅速にし
や断することができると共に、前記保護回路の誤
動作を防止でき、以てスイツチング素子を破壊か
ら確実に保護できる等の効果を奏するインバータ
装置を提供するにある。
り、その目的はスイツチング素子に流れる電流を
検出し、過電流が流れたときにスイツチング素子
への制御信号を保護回路によつて極めて迅速にし
や断することができると共に、前記保護回路の誤
動作を防止でき、以てスイツチング素子を破壊か
ら確実に保護できる等の効果を奏するインバータ
装置を提供するにある。
本考案は、スイツチング素子のオン当初のみ保
護回路の過電流応答レベルを切換えるように構成
したものである。
護回路の過電流応答レベルを切換えるように構成
したものである。
以下、本考案の一実施例を第３図、第５図及び
第６図に基づいて説明する。
第６図に基づいて説明する。
第５図において、８は直流電源９から給電され
る単相のインバータ主回路で、これはブリツジ接
続されたスイツチング素子としての４個のトラン
ジスタTr7乃至Tr10及びフライホイルダイオード
D7乃至D10と抵抗R7乃至R10及びコンデンサC7乃
至C10との直列回路から構成し、トランジスタ
Tr7とTr9，Tr8とTr10の各相互接続点を出力端子
T1，T2とし、この出力端子T1，T2間にモータ巻
線WMを接続している。上記トランジスタTr7乃
至Tr10に対して、インバータ出力電圧波形が出
力周波数に対して一定となるように設定された制
御信号を図示しない制御回路から与えて正弦波近
似PWMスイツチングさせることにより出力端子
T1，T2に単相交流電圧が形成される。また、直
流電源９とインバータ主回路８を結ぶラインLN
には過電流検出素子たる過電流検出抵抗Rs2が直
列に介在されている。この過電流検出抵抗Rs2の
両端には電圧レベル調整用の抵抗R13を介してフ
オトカプラPC2の入力側が接続され、このフオト
カプラPC2の出力側とアースとの間には抵抗R14
及びR15の直列回路が接続されている。従つて、
フオトカプラPC2は、第５図中のａ，ｂ点に夫々
出力電圧Va，Vb（Va＞Vb）を生じる。さて、
以下においてはフオトカプラPC2等を含んで成る
保護回路１０について述べる。即ち、１１及び１
２はAND回路であり、AND回路１１は、一方の
入力端子がａ点に接続され他方の入力端子が切換
回路たる単安定マルチバイブレータ１３の出力端
子Ｑに接続されており、AND回路１２は一方の
入力端子がｂ点に接続され他方の入力端子が単安
定マルチバイブレータ１３の出力端子に接続さ
れている。上記単安定マルチバイブレータ１３の
トリガ入力端子ＴにはトランジスタTr7乃至Tr10
に与えられる制御信号S0（第６図ａ参照）が入力
されるようになつている。AND回路１１，１２
の出力は夫々フリツプフロツプ１４，１５に与え
られ、これらフリツプフロツプ１４，１５の各出
力端子からの出力は夫々AND回路１６の両入
力端子に与えられる。尚、上記フリツプフロツプ
１４，１５は、スイツチ１７のオンに応じて初期
化されるようになつている。また、AND回路１
６の出力が信号「１」のときはトランジスタTr7
乃至Tr10の各ベースB7乃至B10に対する制御信号
S0の供給が許容され、該AND回路１６の出力が
信号「０」のときは上記制御信号S0の供給がしや
断される構成になつている。
る単相のインバータ主回路で、これはブリツジ接
続されたスイツチング素子としての４個のトラン
ジスタTr7乃至Tr10及びフライホイルダイオード
D7乃至D10と抵抗R7乃至R10及びコンデンサC7乃
至C10との直列回路から構成し、トランジスタ
Tr7とTr9，Tr8とTr10の各相互接続点を出力端子
T1，T2とし、この出力端子T1，T2間にモータ巻
線WMを接続している。上記トランジスタTr7乃
至Tr10に対して、インバータ出力電圧波形が出
力周波数に対して一定となるように設定された制
御信号を図示しない制御回路から与えて正弦波近
似PWMスイツチングさせることにより出力端子
T1，T2に単相交流電圧が形成される。また、直
流電源９とインバータ主回路８を結ぶラインLN
には過電流検出素子たる過電流検出抵抗Rs2が直
列に介在されている。この過電流検出抵抗Rs2の
両端には電圧レベル調整用の抵抗R13を介してフ
オトカプラPC2の入力側が接続され、このフオト
カプラPC2の出力側とアースとの間には抵抗R14
及びR15の直列回路が接続されている。従つて、
フオトカプラPC2は、第５図中のａ，ｂ点に夫々
出力電圧Va，Vb（Va＞Vb）を生じる。さて、
以下においてはフオトカプラPC2等を含んで成る
保護回路１０について述べる。即ち、１１及び１
２はAND回路であり、AND回路１１は、一方の
入力端子がａ点に接続され他方の入力端子が切換
回路たる単安定マルチバイブレータ１３の出力端
子Ｑに接続されており、AND回路１２は一方の
入力端子がｂ点に接続され他方の入力端子が単安
定マルチバイブレータ１３の出力端子に接続さ
れている。上記単安定マルチバイブレータ１３の
トリガ入力端子ＴにはトランジスタTr7乃至Tr10
に与えられる制御信号S0（第６図ａ参照）が入力
されるようになつている。AND回路１１，１２
の出力は夫々フリツプフロツプ１４，１５に与え
られ、これらフリツプフロツプ１４，１５の各出
力端子からの出力は夫々AND回路１６の両入
力端子に与えられる。尚、上記フリツプフロツプ
１４，１５は、スイツチ１７のオンに応じて初期
化されるようになつている。また、AND回路１
６の出力が信号「１」のときはトランジスタTr7
乃至Tr10の各ベースB7乃至B10に対する制御信号
S0の供給が許容され、該AND回路１６の出力が
信号「０」のときは上記制御信号S0の供給がしや
断される構成になつている。
次に上記構成の本実施例の作用について第６図
も参照しながら説明する。トランジスタTr8及び
トランジスタTr9がオフ、トランジスタTr10がオ
ンした状態で第６図中時点t2にてトランジスタ
Tr7のベースB7に第６図ａに示す制御信号S0を入
力して該トランジスタTr7をオンさせると、ライ
ンLNに電流ILNが流れ、これに応じた過電流検出
抵抗Rs2の両端電圧によりフオトカプラPC2が駆
動され、その結果フオトカプラPC2がａ点及びｂ
点に夫々電圧Va及びVb（第６図ｂ参照）を出力
する。このとき、第１のしや断設定電流値LOFF1
及び第２のしや断設定電流値IOFF2（IOFF1＞IOFF2）
に夫々対応したフオトカプラPC2のしや断出力電
圧VOFF1及びVOFF2（第６図ｂ参照）は、 VOFF1／VOFF2＝R14＋R15／R15 に定められている。一方、時点t2にて制御信号S0
が出力されるとこれにより単安定マルチバイブレ
ータ１３がトリガされ、該単安定マルチバイブレ
ータ１３は、一定時間（時定数τによつて定ま
る）のタイマ動作を開始し、そのタイマ動作期間
中は第６図に示す如く、出力端子Ｑからの出力が
信号「１」から信号「０」に反転すると共に出力
端子からの出力が信号「０」から信号「１」に
反転するようになる。尚、上記時定数τは、フオ
トカプラPC2の入力側にフイルタコンデンサがな
い場合に生じる電流Idt（第３図ｃ参照）の時間幅
より若干大きくなるように設定されている。しか
して、トランジスタTr7に制御信号S0が与えられ
てこれがオンされたときには、これに同期して単
安定マルチバイブレータ１３の出力端子から出
力される信号「１」によつてAND回路１２に対
する信号の入力が時間τだけ有効化され、その時
間τを経過した後は単安定マルチバイブレータ１
３の出力端子Ｑから出力される信号「１」によつ
てAND回路１１に対する信号の入力が有効化さ
れる。従つて、出力電圧Vaが第３図ｄに示す電
流Idtによつて大きく立上がつている期間はその
出力電圧Vaより小なる出力電圧Vbによつてライ
ンLNに流れる電流ILNの検出がなされ、Vb＞
VOFF2（即ち、Va＞VOFF1）となつたときには
AND回路１２によつてフリツプフロツプ１５の
出力端子からの出力が「０」に反転され、これ
によりAND回路１６の出力が「０」に反転して
トランジスタTr7のベースB7に対する制御信号S0
の供給がしや断される。また、ラインLNに流れ
る電流ILNが定常値となつた状態では該電流ILNの
検出が出力電圧Vaにより行なわれ、Va＞VOFF2
となつたときにはAND回路１１によつてフリツ
プフロツプ１４の出力が「０」に反転され、以て
制御信号S0の供給がしや断されるようになる。そ
して、以上のような動作はトランジスタTr8乃至
Tr10のベースに制御信号S0が供給される毎に行
なわれる。
も参照しながら説明する。トランジスタTr8及び
トランジスタTr9がオフ、トランジスタTr10がオ
ンした状態で第６図中時点t2にてトランジスタ
Tr7のベースB7に第６図ａに示す制御信号S0を入
力して該トランジスタTr7をオンさせると、ライ
ンLNに電流ILNが流れ、これに応じた過電流検出
抵抗Rs2の両端電圧によりフオトカプラPC2が駆
動され、その結果フオトカプラPC2がａ点及びｂ
点に夫々電圧Va及びVb（第６図ｂ参照）を出力
する。このとき、第１のしや断設定電流値LOFF1
及び第２のしや断設定電流値IOFF2（IOFF1＞IOFF2）
に夫々対応したフオトカプラPC2のしや断出力電
圧VOFF1及びVOFF2（第６図ｂ参照）は、 VOFF1／VOFF2＝R14＋R15／R15 に定められている。一方、時点t2にて制御信号S0
が出力されるとこれにより単安定マルチバイブレ
ータ１３がトリガされ、該単安定マルチバイブレ
ータ１３は、一定時間（時定数τによつて定ま
る）のタイマ動作を開始し、そのタイマ動作期間
中は第６図に示す如く、出力端子Ｑからの出力が
信号「１」から信号「０」に反転すると共に出力
端子からの出力が信号「０」から信号「１」に
反転するようになる。尚、上記時定数τは、フオ
トカプラPC2の入力側にフイルタコンデンサがな
い場合に生じる電流Idt（第３図ｃ参照）の時間幅
より若干大きくなるように設定されている。しか
して、トランジスタTr7に制御信号S0が与えられ
てこれがオンされたときには、これに同期して単
安定マルチバイブレータ１３の出力端子から出
力される信号「１」によつてAND回路１２に対
する信号の入力が時間τだけ有効化され、その時
間τを経過した後は単安定マルチバイブレータ１
３の出力端子Ｑから出力される信号「１」によつ
てAND回路１１に対する信号の入力が有効化さ
れる。従つて、出力電圧Vaが第３図ｄに示す電
流Idtによつて大きく立上がつている期間はその
出力電圧Vaより小なる出力電圧Vbによつてライ
ンLNに流れる電流ILNの検出がなされ、Vb＞
VOFF2（即ち、Va＞VOFF1）となつたときには
AND回路１２によつてフリツプフロツプ１５の
出力端子からの出力が「０」に反転され、これ
によりAND回路１６の出力が「０」に反転して
トランジスタTr7のベースB7に対する制御信号S0
の供給がしや断される。また、ラインLNに流れ
る電流ILNが定常値となつた状態では該電流ILNの
検出が出力電圧Vaにより行なわれ、Va＞VOFF2
となつたときにはAND回路１１によつてフリツ
プフロツプ１４の出力が「０」に反転され、以て
制御信号S0の供給がしや断されるようになる。そ
して、以上のような動作はトランジスタTr8乃至
Tr10のベースに制御信号S0が供給される毎に行
なわれる。
上記した実施例によれば、トランジスタTr7乃
至Tr10のベースB7乃至B10に制御信号S0が供給さ
れる毎に単安定マルチバイブレータ１３のタイマ
時間に相当した一定時間τだけ保護回路１０の過
電流応答レベルを上げるように構成したから、
dv／dtによつて生じるピーク値の高いライン電
流ILNによつて保護回路１０が誤動作してしまう
虞がなく、しかもフオトカプラPC2の入力側にフ
イルタコンデンサが不用であるから保護回路１０
の検出動作が従来のように遅れることもない。
至Tr10のベースB7乃至B10に制御信号S0が供給さ
れる毎に単安定マルチバイブレータ１３のタイマ
時間に相当した一定時間τだけ保護回路１０の過
電流応答レベルを上げるように構成したから、
dv／dtによつて生じるピーク値の高いライン電
流ILNによつて保護回路１０が誤動作してしまう
虞がなく、しかもフオトカプラPC2の入力側にフ
イルタコンデンサが不用であるから保護回路１０
の検出動作が従来のように遅れることもない。
尚、上記実施例におけるAND回路１１，１２
に代えてアナログスイツチ等を設けても良く、或
は単相インバータに限らず多相インバータに適用
してもよい。更に過電流検出素子として抵抗につ
いて説明したが磁電変換素子例えばホール素子、
電流トランス等によるものにも適用できることは
言うまでもない。
に代えてアナログスイツチ等を設けても良く、或
は単相インバータに限らず多相インバータに適用
してもよい。更に過電流検出素子として抵抗につ
いて説明したが磁電変換素子例えばホール素子、
電流トランス等によるものにも適用できることは
言うまでもない。
本考案によれば以上述べたようにスイツチング
素子に流れる電流を検出し、過電流が流れたとき
にスイツチング素子への制御信号を保護回路によ
つて極めて迅速にしや断することができると共
に、前記保護回路の誤動作を防止でき、以てスイ
ツチング素子を破壊から確実に保護できる等の効
果を奏するインバータ装置を提供し得るものであ
る。
素子に流れる電流を検出し、過電流が流れたとき
にスイツチング素子への制御信号を保護回路によ
つて極めて迅速にしや断することができると共
に、前記保護回路の誤動作を防止でき、以てスイ
ツチング素子を破壊から確実に保護できる等の効
果を奏するインバータ装置を提供し得るものであ
る。
第１図乃至第４図は従来装置を説明するための
もので、第１図はインバータ装置の全体構成を示
す結線図、第２図は第１図中の単相インバータを
示す結線図、第３図及び第４図は第２図の各部の
波形を示す図である。また、第５図は本考案の一
実施例を示す全体の結線図、第６図は第５図の各
部の波形を示す図である。 図中、８はインバータ主回路、Tr7乃至Tr10は
トランジスタ（スイツチング素子）、９は直流電
源、Rs2は過電流検出抵抗（過電流検出素子）、１
０は保護回路、１３は単安定マルチバイブレータ
（切換回路）である。
もので、第１図はインバータ装置の全体構成を示
す結線図、第２図は第１図中の単相インバータを
示す結線図、第３図及び第４図は第２図の各部の
波形を示す図である。また、第５図は本考案の一
実施例を示す全体の結線図、第６図は第５図の各
部の波形を示す図である。 図中、８はインバータ主回路、Tr7乃至Tr10は
トランジスタ（スイツチング素子）、９は直流電
源、Rs2は過電流検出抵抗（過電流検出素子）、１
０は保護回路、１３は単安定マルチバイブレータ
（切換回路）である。
Claims (1)
- 制御信号によりオンオフされるスイツチング素
子により構成され直流電源の両端子間に過電流検
出素子を直列に介して接続されたインバータ主回
路と、前記過電流検出素子から信号を受けて前記
スイツチング素子の動作を停止させる保護回路と
を備えたものにおいて、前記スイツチング素子に
対して前記制御信号が入力される毎に一定時間の
タイマ動作を行なうと共にそのタイマ動作期間中
は前記保護回路の過電流応答レベルを上げるよう
に切換える切換回路を設けたことを特徴とするイ
ンバータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19456281U JPS58103594U (ja) | 1981-12-30 | 1981-12-30 | インバ−タ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19456281U JPS58103594U (ja) | 1981-12-30 | 1981-12-30 | インバ−タ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58103594U JPS58103594U (ja) | 1983-07-14 |
| JPH0119596Y2 true JPH0119596Y2 (ja) | 1989-06-06 |
Family
ID=30107877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19456281U Granted JPS58103594U (ja) | 1981-12-30 | 1981-12-30 | インバ−タ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58103594U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2634043B2 (ja) * | 1985-07-13 | 1997-07-23 | 富士電機株式会社 | インバータの過電流保護回路 |
-
1981
- 1981-12-30 JP JP19456281U patent/JPS58103594U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58103594U (ja) | 1983-07-14 |
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