JP3335639B2 - シリコン制御整流器フルブリッジ回路を有するインバータ - Google Patents
シリコン制御整流器フルブリッジ回路を有するインバータInfo
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Description
【発明の詳細な説明】 発明の分野 本発明は直流電圧を交流電圧に変換するためのインバ
ータ回路に関するものである。
ータ回路に関するものである。
発明の背景 従来のインバータ回路は、通常、プッシュプル回路を
用いて変圧器の２つの一次巻線を交互に駆動して、変圧
器の二次巻線に正／負交番信号、すなわち交流信号を発
生させるようになっている。この種のインバータは、小
型及び中型（すなわち１キロボルトアンペア以下）の無
停電電源装置（UPS）システムや、直流電圧を交流電圧
に変換する他の装置で広範に使用されている。このよう
なインバータは簡単で、信頼性があるものの、その多く
は、大きく、重く、そして高価な低周波（10〜100Hz）
鉄心変圧器を必要とする。結果として、これらのインバ
ータはパーソナルコンピュータ、ファクス機械及び小型
UPSシステムで使用するには不適当であり、そのために
信頼性がありかつ安定した形態で動作し、しかも鉄心変
圧器を必要としない新規なインバータ回路の必要が生じ
ている。
用いて変圧器の２つの一次巻線を交互に駆動して、変圧
器の二次巻線に正／負交番信号、すなわち交流信号を発
生させるようになっている。この種のインバータは、小
型及び中型（すなわち１キロボルトアンペア以下）の無
停電電源装置（UPS）システムや、直流電圧を交流電圧
に変換する他の装置で広範に使用されている。このよう
なインバータは簡単で、信頼性があるものの、その多く
は、大きく、重く、そして高価な低周波（10〜100Hz）
鉄心変圧器を必要とする。結果として、これらのインバ
ータはパーソナルコンピュータ、ファクス機械及び小型
UPSシステムで使用するには不適当であり、そのために
信頼性がありかつ安定した形態で動作し、しかも鉄心変
圧器を必要としない新規なインバータ回路の必要が生じ
ている。
発明の要約 本発明は、その特定の実施形態の１つでは、第１の直
流入力（14）と第２の直流入力（16）との間の直流電圧
を第１の出力端子（01）と第２の出力端子（02）との間
の交流電圧に変換するためのインバータ回路（10）であ
り、ブリッジ回路構成として配置された複数のスイッチ
（S1、S2、S3、S4）を具備し、該第１の直流入力（14）
と第１の分岐点（15）との間に接続されると共に、該第
１の出力端子（01）と該第２の出力端子（02）に接続さ
れたブリッジ回路（３）と；間欠サイクルパルス信号
（I3）に応答して上記第１の分岐点（15）を上記第２の
直流入力（16）に接続するためのパワースイッチ回路
（５）と；上記ブリッジ回路（３）に接続されていて、
第１のパルス信号（I1）に応答して該ブリッジ回路
（３）の第１の部分（S1、S3）をオンにするための第１
のパルス制御回路（１）と；上記ブリッジ回路（３）に
接続されていて、第２のパルス信号（I2）に応答して、
該ブリッジ回路（３）の第２の部分（S2、S4）をオンに
するための第２のパルス制御回路（２）と；上記第１及
び第２のパルス制御回路（１、２）に接続されかつ上記
パワースイッチ回路（５）に接続されていて、該第１の
パルス制御回路（１）を制御するため第１のパルス信
号、該第２のパルス制御回路（２）を制御するための該
第１のパルス信号と逆相関係にある第２のパルス信号、
及び該第１のパルス信号のパルスと該第２のパルス信号
のパルスの間の期間中、該パワースイッチ回路（５）を
オフにするための間欠サイクルパルス信号を発生するタ
イミング回路（４）と；を具備することを特徴とするも
のである。
流入力（14）と第２の直流入力（16）との間の直流電圧
を第１の出力端子（01）と第２の出力端子（02）との間
の交流電圧に変換するためのインバータ回路（10）であ
り、ブリッジ回路構成として配置された複数のスイッチ
（S1、S2、S3、S4）を具備し、該第１の直流入力（14）
と第１の分岐点（15）との間に接続されると共に、該第
１の出力端子（01）と該第２の出力端子（02）に接続さ
れたブリッジ回路（３）と；間欠サイクルパルス信号
（I3）に応答して上記第１の分岐点（15）を上記第２の
直流入力（16）に接続するためのパワースイッチ回路
（５）と；上記ブリッジ回路（３）に接続されていて、
第１のパルス信号（I1）に応答して該ブリッジ回路
（３）の第１の部分（S1、S3）をオンにするための第１
のパルス制御回路（１）と；上記ブリッジ回路（３）に
接続されていて、第２のパルス信号（I2）に応答して、
該ブリッジ回路（３）の第２の部分（S2、S4）をオンに
するための第２のパルス制御回路（２）と；上記第１及
び第２のパルス制御回路（１、２）に接続されかつ上記
パワースイッチ回路（５）に接続されていて、該第１の
パルス制御回路（１）を制御するため第１のパルス信
号、該第２のパルス制御回路（２）を制御するための該
第１のパルス信号と逆相関係にある第２のパルス信号、
及び該第１のパルス信号のパルスと該第２のパルス信号
のパルスの間の期間中、該パワースイッチ回路（５）を
オフにするための間欠サイクルパルス信号を発生するタ
イミング回路（４）と；を具備することを特徴とするも
のである。
図面の簡単な説明 本発明の実施形態を例示した添付図面において： 図１は、本発明の好ましい実施形態によるインバータ
回路の回路図である。
回路の回路図である。
図２は、図１に示す一方のパルス制御回路の回路図で
ある。
ある。
図３は、図１に示す他方のパルス制御回路の回路図で
ある。
ある。
図４は、図１のインバータ用として可能なタイムシー
ケンシング回路を示す回路図である。
ケンシング回路を示す回路図である。
図５は、図４の回路のタイミング図である。
図６は、本発明のインバータの別の実施形態をを示す
回路図である。
回路図である。
発明の詳細な説明 図１は、本発明の好ましい一実施形態によるインバー
タ10を示したものである。インバータ10は、複数（すな
わち４つ）のシリコン制御整流器スイッチ（SCR）、S
1、S2、S3及びS4を有するフルブリッジ回路３、それぞ
れ符号１及び２で示す２つのパルス制御回路、タイムシ
ーケンシング回路４、及びパワースイッチ回路５を有す
る。フルブリッジ回路３は、正の直流入力端子14と直接
接続され、またパワースイッチ回路５を介して負の直流
入力端子16に接続されている。図１において、整流器S1
とS4は直流入力14と分岐点15との間に直列に順方向接続
されているので、S1のアノードが正の直流入力14に接続
され、S4のカソードが分岐点15に接続され、これによっ
てパワースイッチ回路５を介して負の直流入力16に接続
される。図１に示すように、整流器S2とS3も、同様にし
て、S1とS4の直列接続に対して並列に接続されている。
インバータの交流出力電圧は端子01と02との間に発生す
る。図１に示すように、端子01と02との間には交流負荷
６が接続されている。出力端子01はS1のカソード及びS4
のアノードに接続され、出力端子02はS2のカソード及び
S3のアノードに接続されている。ダイオードD1は、D1の
カソードがS1のアノードに接続され、D1のアノードがS1
のカソードに接続されるようにして、S1と並列に接続さ
れている。同様に、ダイオードD2、D3及びD4も、図１に
示すように、整流器S2、S3及びS4とそれぞれ並列に接続
されている。
タ10を示したものである。インバータ10は、複数（すな
わち４つ）のシリコン制御整流器スイッチ（SCR）、S
1、S2、S3及びS4を有するフルブリッジ回路３、それぞ
れ符号１及び２で示す２つのパルス制御回路、タイムシ
ーケンシング回路４、及びパワースイッチ回路５を有す
る。フルブリッジ回路３は、正の直流入力端子14と直接
接続され、またパワースイッチ回路５を介して負の直流
入力端子16に接続されている。図１において、整流器S1
とS4は直流入力14と分岐点15との間に直列に順方向接続
されているので、S1のアノードが正の直流入力14に接続
され、S4のカソードが分岐点15に接続され、これによっ
てパワースイッチ回路５を介して負の直流入力16に接続
される。図１に示すように、整流器S2とS3も、同様にし
て、S1とS4の直列接続に対して並列に接続されている。
インバータの交流出力電圧は端子01と02との間に発生す
る。図１に示すように、端子01と02との間には交流負荷
６が接続されている。出力端子01はS1のカソード及びS4
のアノードに接続され、出力端子02はS2のカソード及び
S3のアノードに接続されている。ダイオードD1は、D1の
カソードがS1のアノードに接続され、D1のアノードがS1
のカソードに接続されるようにして、S1と並列に接続さ
れている。同様に、ダイオードD2、D3及びD4も、図１に
示すように、整流器S2、S3及びS4とそれぞれ並列に接続
されている。
SCRの中のS1及びS3のゲート及びカソードは、パルス
制御回路１より発生する差動制御電圧信号U1及びU3に接
続されている。同様に、SCRの中のS2及びS4のゲート及
びカソードはU4パルス制御回路２より発生する差動制御
電圧信号U2及びU4に接続されている。
制御回路１より発生する差動制御電圧信号U1及びU3に接
続されている。同様に、SCRの中のS2及びS4のゲート及
びカソードはU4パルス制御回路２より発生する差動制御
電圧信号U2及びU4に接続されている。
タイムシーケンシング回路４は、次の３つのタイムシ
ーケンシングパルス信号を出力する:I1、パルス制御回
路１の入力である第１の半サイクルタイムシーケンシン
グパルス;I2、パルス制御回路２の入力である第２の半
サイクルタイムシーケンシングパルス;I3、第１の半サ
イクルと第２の半サイクルの間にローに振れるパワース
イッチ回路５の入力である間欠遮断タイムシーケンシン
グパルス。（この後すぐ説明する信号I1、I2とI3の波形
を示す図５を参照。） パルス制御回路１及び２の好ましい実施形態がそれぞ
れ図２及び３に示されている。パルス制御回路１は、制
御パルス信号U1及びU3を出力する、互いに絶縁された２
組の端子を有し、パルス制御回路２も制御パルス信号U2
及びU3を出力する、互いに絶縁された２組の端子を有す
る。
ーケンシングパルス信号を出力する:I1、パルス制御回
路１の入力である第１の半サイクルタイムシーケンシン
グパルス;I2、パルス制御回路２の入力である第２の半
サイクルタイムシーケンシングパルス;I3、第１の半サ
イクルと第２の半サイクルの間にローに振れるパワース
イッチ回路５の入力である間欠遮断タイムシーケンシン
グパルス。（この後すぐ説明する信号I1、I2とI3の波形
を示す図５を参照。） パルス制御回路１及び２の好ましい実施形態がそれぞ
れ図２及び３に示されている。パルス制御回路１は、制
御パルス信号U1及びU3を出力する、互いに絶縁された２
組の端子を有し、パルス制御回路２も制御パルス信号U2
及びU3を出力する、互いに絶縁された２組の端子を有す
る。
図２において、パルス変圧器T1は１つの一次巻線と２
つの二次巻線を持ち、一次巻線の極性マークの付いた側
の端子は基準電圧＋Vfに接続され、一次巻線のもう一方
の端子はトランジスタQ1のコレクタに接続されている。
ここで、変圧器T1は必ずしも鉄心変圧器である必要な
い。トランジスタQ1のエミッタは、抵抗器R5の一方の端
子と同様、アースに接続されている。Q1のベースは抵抗
器R5のもう一方の端子とコンデンサC5の一方の端子に接
続されている。コンデンサC5のもう一方の端子は入力タ
イミングシーケンスパルス信号I1に接続されている。ダ
イオードD5は変圧器T1の第１の二次巻線と直列に接続さ
れ、コンデンサC1と抵抗器R1は、図２に示すようにし
て、各々変圧器T1の第１の二次巻線の両端間に接続され
ている。ダイオードD6、コンデンサC3、及び抵抗器R3も
同様に変圧器T1の第２の二次巻線に接続されている。制
御パルス信号U1は、C1とR1の端子間に出力され、制御パ
ルス信号U3はC3とR3の端子間に出力される。
つの二次巻線を持ち、一次巻線の極性マークの付いた側
の端子は基準電圧＋Vfに接続され、一次巻線のもう一方
の端子はトランジスタQ1のコレクタに接続されている。
ここで、変圧器T1は必ずしも鉄心変圧器である必要な
い。トランジスタQ1のエミッタは、抵抗器R5の一方の端
子と同様、アースに接続されている。Q1のベースは抵抗
器R5のもう一方の端子とコンデンサC5の一方の端子に接
続されている。コンデンサC5のもう一方の端子は入力タ
イミングシーケンスパルス信号I1に接続されている。ダ
イオードD5は変圧器T1の第１の二次巻線と直列に接続さ
れ、コンデンサC1と抵抗器R1は、図２に示すようにし
て、各々変圧器T1の第１の二次巻線の両端間に接続され
ている。ダイオードD6、コンデンサC3、及び抵抗器R3も
同様に変圧器T1の第２の二次巻線に接続されている。制
御パルス信号U1は、C1とR1の端子間に出力され、制御パ
ルス信号U3はC3とR3の端子間に出力される。
パルス制御回路２の回路構成の説明は、構成部品C5、
R5、Q1、T1、D5、C1、R1、D6、C3及びR3をそれぞれ対応
するC6、R6、Q2、T2、D7、C2、R2、D8、C4及びR4で置き
換えれば、パルス制御回路１についての上記説明と同じ
である。
R5、Q1、T1、D5、C1、R1、D6、C3及びR3をそれぞれ対応
するC6、R6、Q2、T2、D7、C2、R2、D8、C4及びR4で置き
換えれば、パルス制御回路１についての上記説明と同じ
である。
図１に示すように、パワースイッチ回路５は、１つの
電界効果パワートランジスタS5で構成することができ、
その場合、S5のグリッド格子またはゲートは、タイムシ
ーケンシングパルス信号I3を受け取ることによって、S5
のソースとドレインの間のチャネル、すなわち制御経路
を導通させるかどうかを制御する。
電界効果パワートランジスタS5で構成することができ、
その場合、S5のグリッド格子またはゲートは、タイムシ
ーケンシングパルス信号I3を受け取ることによって、S5
のソースとドレインの間のチャネル、すなわち制御経路
を導通させるかどうかを制御する。
図４は、タイムシーケンシング回路４について可能な
一実施形態、及びタイムシーケンシング回路４の入力と
して作用する信号I0からタイムシーケンシングパルスI
1、I2及びI3を発生させる方法の一例を示す。この実施
形態では、信号I1、I2、及びI3は、当業者には明らかな
ように、プログラム可能マイクロプロセッサ、あるいは
パルス電流源（図示省略）によって得ることができる。
図４において、回路20は相補形のハイ／ロー信号28及び
30を発生し、これらの信号はI0の各半サイクル毎に反転
される（図示省略した従来の手段によって）。回路20は
I0によってトリガされるフリップフロップで構成しても
よく、あるいは信号28と30をプログラム可能マイクロプ
ロセッサで得るようにしてもよい。回路20からの信号の
１つ、すなわち信号28と信号I0はI1を出力するNORゲー
ト22に入力され、回路20からのもう１つの信号30と信号
I0はI2を出力するNORゲート24に入力される。その結
果、I0の第１の半サイクルの間、すなわちt1＋t0の期間
中、信号I1のパルスがハイになり、I0の第２の半サイク
ルの間、すなわちt2＋t0の期間中は信号I2のパルスがハ
イになるので（ここで、t2＝t1）、信号I1と信号I2は、
図５のタイミング図に示すように、逆相関係（すなわち
互いに位相が180度異なる）になる。図４において、NOR
ゲート26は、入力I0を反転させてパルス信号I3を作り出
すデジタルインバータとして作用する。
一実施形態、及びタイムシーケンシング回路４の入力と
して作用する信号I0からタイムシーケンシングパルスI
1、I2及びI3を発生させる方法の一例を示す。この実施
形態では、信号I1、I2、及びI3は、当業者には明らかな
ように、プログラム可能マイクロプロセッサ、あるいは
パルス電流源（図示省略）によって得ることができる。
図４において、回路20は相補形のハイ／ロー信号28及び
30を発生し、これらの信号はI0の各半サイクル毎に反転
される（図示省略した従来の手段によって）。回路20は
I0によってトリガされるフリップフロップで構成しても
よく、あるいは信号28と30をプログラム可能マイクロプ
ロセッサで得るようにしてもよい。回路20からの信号の
１つ、すなわち信号28と信号I0はI1を出力するNORゲー
ト22に入力され、回路20からのもう１つの信号30と信号
I0はI2を出力するNORゲート24に入力される。その結
果、I0の第１の半サイクルの間、すなわちt1＋t0の期間
中、信号I1のパルスがハイになり、I0の第２の半サイク
ルの間、すなわちt2＋t0の期間中は信号I2のパルスがハ
イになるので（ここで、t2＝t1）、信号I1と信号I2は、
図５のタイミング図に示すように、逆相関係（すなわち
互いに位相が180度異なる）になる。図４において、NOR
ゲート26は、入力I0を反転させてパルス信号I3を作り出
すデジタルインバータとして作用する。
動作について説明すると、I0の第１の半サイクルの始
まり時にパワートランジスタS5はI3の立上りエッジによ
ってオンとなり、トランジスタQ1は、I1の立上りエッジ
によってオンになって、Q1のベース電圧がR5とC3によっ
て決まる速度でベース−エミッタスレッショルド電圧以
下の電圧に放電されるまで導通する。Q1が導通状態にあ
る短い期間中に、変圧器T1の各二次巻線にパルスが発生
し、これらのパルスがそれぞれD5及びD6を介してC1及び
C3をそれぞれある電圧に充電する。U1及びU3がS1及びS3
をオンにするために必要なトリガ電圧に達すると、01と
02の間の出力電圧が、図５にV0102について示すよう
に、正になる。周期t1の終わりには、パワートランジス
タS5が遮断されて、事実上回路全体をカットオフする一
方、ダイオードD5及びD6が変圧器T1の何らかの逆スイン
グ電圧に対して可逆的にブリッジ回路を切り離す。カッ
トオフになると、整流器S1及びS3を通って流れる電流が
SCRを導通状態に保つために必要な最小電流、すなわち
保持電流以下の値に急速に減少する。S1とS3がオフに切
り換わると、01と02の間の出力電圧はゼロになり、I0の
第１の半サイクルが終わるまでその値に保たれる。ここ
で、S1及びS3に起こり得る損傷を防ぐために、ダイオー
ドD1とD3は回路のカットオフ時に誘導負荷が誘導電流を
生じさせる場合に備えて放電ループを形成しているとい
うことに注目されたい。
まり時にパワートランジスタS5はI3の立上りエッジによ
ってオンとなり、トランジスタQ1は、I1の立上りエッジ
によってオンになって、Q1のベース電圧がR5とC3によっ
て決まる速度でベース−エミッタスレッショルド電圧以
下の電圧に放電されるまで導通する。Q1が導通状態にあ
る短い期間中に、変圧器T1の各二次巻線にパルスが発生
し、これらのパルスがそれぞれD5及びD6を介してC1及び
C3をそれぞれある電圧に充電する。U1及びU3がS1及びS3
をオンにするために必要なトリガ電圧に達すると、01と
02の間の出力電圧が、図５にV0102について示すよう
に、正になる。周期t1の終わりには、パワートランジス
タS5が遮断されて、事実上回路全体をカットオフする一
方、ダイオードD5及びD6が変圧器T1の何らかの逆スイン
グ電圧に対して可逆的にブリッジ回路を切り離す。カッ
トオフになると、整流器S1及びS3を通って流れる電流が
SCRを導通状態に保つために必要な最小電流、すなわち
保持電流以下の値に急速に減少する。S1とS3がオフに切
り換わると、01と02の間の出力電圧はゼロになり、I0の
第１の半サイクルが終わるまでその値に保たれる。ここ
で、S1及びS3に起こり得る損傷を防ぐために、ダイオー
ドD1とD3は回路のカットオフ時に誘導負荷が誘導電流を
生じさせる場合に備えて放電ループを形成しているとい
うことに注目されたい。
負荷６は、高インピーダンスを持ち、これによってス
イッチング素子対S1−S3またはS2−S4のどちらかが導通
している時、安定した電流が保たれる。この負荷を通る
電流は、ターンオン後にSCRを導通状態に保つのに必要
な最小電流である保持電流より大きい。
イッチング素子対S1−S3またはS2−S4のどちらかが導通
している時、安定した電流が保たれる。この負荷を通る
電流は、ターンオン後にSCRを導通状態に保つのに必要
な最小電流である保持電流より大きい。
I0の第２の半サイクルの間は、パワートランジスタS5
は、I3がハイになるとI1パルスではなく、I2パルスがハ
イに振れる以外、第１のサイクルに関してすぐ上に説明
したのと同じターンオン／カットオフ動作を繰り返す。
制御パルスU2とU3は、やがて整流器S2とS4をターンオン
するレベル（S1とS3はカットオフに保ったままで）に達
する。これによって、図５にV01V02について示すよう
に、01と02の間の出力電圧は負になり、次いでI2及びI3
がローになってすぐ後S2とS4がオフになると、ゼロに戻
る。I3が再びハイになると、I1もハイになって、上記の
サイクルが繰り返される。図５に示すように、出力電圧
V01V02は２つステップ／半サイクルの交流電圧信号であ
る。
は、I3がハイになるとI1パルスではなく、I2パルスがハ
イに振れる以外、第１のサイクルに関してすぐ上に説明
したのと同じターンオン／カットオフ動作を繰り返す。
制御パルスU2とU3は、やがて整流器S2とS4をターンオン
するレベル（S1とS3はカットオフに保ったままで）に達
する。これによって、図５にV01V02について示すよう
に、01と02の間の出力電圧は負になり、次いでI2及びI3
がローになってすぐ後S2とS4がオフになると、ゼロに戻
る。I3が再びハイになると、I1もハイになって、上記の
サイクルが繰り返される。図５に示すように、出力電圧
V01V02は２つステップ／半サイクルの交流電圧信号であ
る。
図６に示す本発明の一実施形態においては、事実上負
荷６と並列になるように、出力端子01と02の間にフィル
タコンデンサC7が接続されている。出力端子01及び02
は、さらにS1とS4の直列接続された端子及び、S2とS3の
直列接続された端子にそれぞれインダクタL1とインダク
タL2を介して接続されている。これによって、インダク
タL1及びL2とコンデンサC7は、出力信号の立上り及び立
下り時間の持続時間を長くすることにより出力信号の立
上り及び立下りエッジにおける高周波数成分を抑止し、
その結果負荷との干渉を少なくするフィルタ回路を構成
する。さらに、インダクタL1及びL2は、回路を保護する
ことができるように、負荷電流を減衰させるためにも役
立つ。
荷６と並列になるように、出力端子01と02の間にフィル
タコンデンサC7が接続されている。出力端子01及び02
は、さらにS1とS4の直列接続された端子及び、S2とS3の
直列接続された端子にそれぞれインダクタL1とインダク
タL2を介して接続されている。これによって、インダク
タL1及びL2とコンデンサC7は、出力信号の立上り及び立
下り時間の持続時間を長くすることにより出力信号の立
上り及び立下りエッジにおける高周波数成分を抑止し、
その結果負荷との干渉を少なくするフィルタ回路を構成
する。さらに、インダクタL1及びL2は、回路を保護する
ことができるように、負荷電流を減衰させるためにも役
立つ。
また、図６には、電界効果パワートランジスタS5、第
２の電界効果パワートランジスタS6、電流制限抵抗器R1
0、過電流制限抵抗器R9、ゲートまたはグリッド制御抵
抗器R7、ゲートまたはグリッド制御トランジスタQ3及び
抵抗器R8よりなるパワースイッチ回路５の別の実施形態
が示されている。図６に示すように、R10はS5とS6のド
レイン端子間に接続されている。S6のソースはR8の第１
の端子及びR9の第１の端子に接続されており、他方R9の
第２の端子は負の直流電圧16に接続されている。R8の第
１の端子は、S5のソースにも接続されており（S5のソー
スがS6のソースに接続されるように）、R8の第２の端子
はQ3のベースに接続されている。Q3のエミッタは負の直
流電圧16に接続され、Q3のコレクタはS5のゲート及びR7
の第１の端子に接続されている。入力I3はR7の第２の端
子に接続されると共に、直接S6のゲートにも接続され
る。このようにして、R10、S6とR9の組合せによりパワ
ースイッチ回路５のための制御ループあるいは制御経路
が形成される。
２の電界効果パワートランジスタS6、電流制限抵抗器R1
0、過電流制限抵抗器R9、ゲートまたはグリッド制御抵
抗器R7、ゲートまたはグリッド制御トランジスタQ3及び
抵抗器R8よりなるパワースイッチ回路５の別の実施形態
が示されている。図６に示すように、R10はS5とS6のド
レイン端子間に接続されている。S6のソースはR8の第１
の端子及びR9の第１の端子に接続されており、他方R9の
第２の端子は負の直流電圧16に接続されている。R8の第
１の端子は、S5のソースにも接続されており（S5のソー
スがS6のソースに接続されるように）、R8の第２の端子
はQ3のベースに接続されている。Q3のエミッタは負の直
流電圧16に接続され、Q3のコレクタはS5のゲート及びR7
の第１の端子に接続されている。入力I3はR7の第２の端
子に接続されると共に、直接S6のゲートにも接続され
る。このようにして、R10、S6とR9の組合せによりパワ
ースイッチ回路５のための制御ループあるいは制御経路
が形成される。
動作について説明すると、入力パルス信号I3の立上り
エッジがパワートランジスタS5及びS6をオンにする。抵
抗器R9が負荷電流の大きさをサンプリングし、負荷電流
が一定のスレッショルド値に達すると、R9の端子間電圧
降下によってトランジスタQ3がオンとなるため、パワー
トランジスタS5のゲート電位が低下し、その結果急速に
S5が遮断される。S5がカットオフになると、負荷電流は
パワートランジスタS6を通って流れるように切り替わ
り、これによって負荷電流は抵抗器R10の抵抗値により
制限されることになる。電流ループを完全にはカットオ
フしない上記の電流制限法では、安全回路動作を確保し
つつ、確実に最大電力を出力することができる。
エッジがパワートランジスタS5及びS6をオンにする。抵
抗器R9が負荷電流の大きさをサンプリングし、負荷電流
が一定のスレッショルド値に達すると、R9の端子間電圧
降下によってトランジスタQ3がオンとなるため、パワー
トランジスタS5のゲート電位が低下し、その結果急速に
S5が遮断される。S5がカットオフになると、負荷電流は
パワートランジスタS6を通って流れるように切り替わ
り、これによって負荷電流は抵抗器R10の抵抗値により
制限されることになる。電流ループを完全にはカットオ
フしない上記の電流制限法では、安全回路動作を確保し
つつ、確実に最大電力を出力することができる。
上記の方法は、大きいコンデンサと整流ダイオードを
含む整流回路のような大きな容量性負荷（すなわち約20
0〜400マイクロファラッド）の場合に特に効果的であ
る。出力信号の立上りエッジで、大きい負荷キャパシタ
ンスは、充電開始に際して事実上短絡負荷として作用す
る。パワースイッチ回路の電流制限機能は、負荷コンデ
ンサが最大出力電流で充電される際に負荷を保護し、こ
れによって安全と保護を確実ならしめる。負荷キャパシ
タンスが動作電位まで充電されると、負荷電流は小さす
ぎて、R9の端子間の電流サンプリング電圧をQ3をオンに
保つのに十分大きな値に維持することができなくなる。
その結果、パワートランジスタS5がオンになる。S5オン
の状態では、インバータ回路での電力消費あるいは損失
は、原則として導通しているSCR対（S1−S3またはS2−S
4）の端子間電圧降下及びS5の端子間電圧降下によるも
のであり、そのために高い電力効率が確保される。I3の
立下りエッジで、トランジスタS5とS6はカットオフさ
れ、誘導負荷電流（L1及びL2からの）はS5に向けて流れ
続けるので、S5のドレイン電圧が上昇する。ダイオード
D1、D2、D3及びD4は、SCRスイッチが保護されるように
この電流の放電ループを構成しており、エネルギーは正
の直流電圧14に戻される。
含む整流回路のような大きな容量性負荷（すなわち約20
0〜400マイクロファラッド）の場合に特に効果的であ
る。出力信号の立上りエッジで、大きい負荷キャパシタ
ンスは、充電開始に際して事実上短絡負荷として作用す
る。パワースイッチ回路の電流制限機能は、負荷コンデ
ンサが最大出力電流で充電される際に負荷を保護し、こ
れによって安全と保護を確実ならしめる。負荷キャパシ
タンスが動作電位まで充電されると、負荷電流は小さす
ぎて、R9の端子間の電流サンプリング電圧をQ3をオンに
保つのに十分大きな値に維持することができなくなる。
その結果、パワートランジスタS5がオンになる。S5オン
の状態では、インバータ回路での電力消費あるいは損失
は、原則として導通しているSCR対（S1−S3またはS2−S
4）の端子間電圧降下及びS5の端子間電圧降下によるも
のであり、そのために高い電力効率が確保される。I3の
立下りエッジで、トランジスタS5とS6はカットオフさ
れ、誘導負荷電流（L1及びL2からの）はS5に向けて流れ
続けるので、S5のドレイン電圧が上昇する。ダイオード
D1、D2、D3及びD4は、SCRスイッチが保護されるように
この電流の放電ループを構成しており、エネルギーは正
の直流電圧14に戻される。
本発明のインバータ回路は、鉄心変圧器を含まず、そ
の寸法及び重量が小型UPSシステムでの使用に適合した
ものとなるように設計することができる。さらに、パワ
ースイッチ回路５がシステム全体を保護するよう作用
し、安全で信頼性のあるインバータ動作を可能にする。
以上、本発明の好ましい実施形態について詳細に説明し
たが、本願で開示したこれらの実施形態は例示説明のた
めのものであって、本発明を限定するものではなく、本
発明の範囲は特許請求の範囲の記載によってのみ限定さ
れるものである。
の寸法及び重量が小型UPSシステムでの使用に適合した
ものとなるように設計することができる。さらに、パワ
ースイッチ回路５がシステム全体を保護するよう作用
し、安全で信頼性のあるインバータ動作を可能にする。
以上、本発明の好ましい実施形態について詳細に説明し
たが、本願で開示したこれらの実施形態は例示説明のた
めのものであって、本発明を限定するものではなく、本
発明の範囲は特許請求の範囲の記載によってのみ限定さ
れるものである。
フロントページの続き (56)参考文献 特開 昭51−110615（ＪＰ，Ａ) 特開 平６−319268（ＪＰ，Ａ) 特開 平７−7947（ＪＰ，Ａ) 仏国特許出願公開2701339（ＦＲ，Ａ １) (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 7/5387 H02M 7/48
Claims (15)
- 【請求項１】第１の直流入力（14）と第２の直流入力
（16）との間の直流電圧を第１の出力端子（01）と第２
の出力端子（02）との間に接続された負荷（６）の両端
間で互いに反対極性の第１の半サイクル及び第２の半サ
イクルを持つ交流電圧に変換するためのインバータ回路
（10）において； （ａ）ブリッジ回路構成として配置された複数のシリコ
ン制御整流スイッチ（S1、S2、S3、S4）を具備し、上記
第１の直流入力（14）と第１の分岐点（15）との間に接
続されると共に、上記第１の出力端子（01）と上記第２
の出力端子（02）に接続されたブリッジ回路（３）と； （ｂ）上記負荷（６）に流れる電流の大きさを制限する
ことにより作動期間中過負荷および短絡回路保護を継続
的に行う回路構成要素を具備し、間欠サイクルパルス信
号（I3）に応答して上記第１の分岐点（15）を上記第２
の直流入力（16）に接続するパワースイッチ回路（５）
において、 前記回路がスイッチを備える、第１の分岐点（15）から
パワートランジスタ（S5）を通る経路を有し、 前記第１の分岐点（15）からパワートランジスタ（S5）
を通る経路が前記電流の大部分を通すようなっており、 前記回路がさらに抵抗器（R9）および抵抗素子を備え
る、第１の分岐点（15）から抵抗器（R9）を通る経路を
有し、 前記抵抗器（R9）は前記電流が所定の閾値を越えた際に
前記スイッチを遮断し、前記電流を前記第１の分岐点
（15）から抵抗器（R9）を通る経路に転じるようになっ
ており、 前記抵抗素子は前記電流が前記第１の分岐点（15）から
抵抗器（R9）を通る経路に転じた際に前記電流を制限す
るようになっているパワースイッチ回路（５）と； （ｃ）上記ブリッジ回路（３）に接続されていて、第１
のパルス信号（I1）に応答して該ブリッジ回路（３）の
第１の部分（S1、S3）をオンにするための第１のパルス
制御回路（１）と； （ｄ）上記ブリッジ回路（３）に接続されていて、第２
のパルス信号（I2）に応答して、該ブリッジ回路（３）
の第２の部分（S2、S4）をオンにするめの第２のパルス
制御回路（２）と； （ｅ）上記第１及び第２のパルス制御回路（１、２）及
び上記パワースイッチ回路（５）に接続されていて、該
第１のパルス制御回路（１）を制御するために第１のパ
ルス信号、及び該第２のパルス制御回路（２）を制御す
るために該第１のパルス信号と逆相関係にある第２のパ
ルス信号を発生するタイミング回路（４）と； を具備することを特徴とするインバータ回路（10）。 - 【請求項２】上記該ブリッジ回路（３）が、第１、第
２、第３、及び第４のシリコン制御整流器スイッチ（S
1、S2、S3、S4）を具備し、該第１のシリコン制御整流
器スイッチ（S1）が上記第１の直流入力（14）と上記第
１の出力端子（01）との間に接続され、該第２のシリコ
ン制御整流器スイッチ（S2）が上記第１の直流入力（1
4）と上記第２の出力端子（02）との間に接続され、該
第３のシリコン制御整流器スイッチ（S3）が上記第１の
分岐点（15）と上記第２の出力端子（02）との間に接続
され、該第４のシリコン制御整流器スイッチ（S4）が上
記第１の分岐点（15）と上記第１の出力端子（01）との
間に接続されていることを特徴とする請求項１記載のイ
ンバータ。 - 【請求項３】上記ブリッジ回路（３）の上記第１の部分
が、上記第１のシリコン制御整流器スイッチ（S1）及び
上記第３のシリコン制御整流器スイッチ（S3）よりな
り、該ブリッジ回路（３）の上記第２の部分が上記第２
のシリコン制御整流器スイッチ（S2）及び上記第４のシ
リコン制御整流器スイッチ（S4）よりなることを特徴と
する請求項２記載のインバータ。 - 【請求項４】上記第１のシリコン制御整流器スイッチ
（S1）のアノード及び上記第２のシリコン制御整流器ス
イッチ（S2）のアノードが各々上記第１の直流入力（1
4）に接続され、上記第３のシリコン制御整流器スイッ
チ（S3）のアノードが上記第２の出力端子（02）に接続
され、上記第４のシリコン制御整流器スイッチ（S4）の
アノードが上記第１の出力端子（01）に接続されている
ことを特徴とする請求項３記載のインバータ。 - 【請求項５】上記第１、第２、第３、及び第４のシリコ
ン制御整流器スイッチ（S1、S2、S3、S4）の各々がダイ
オード（D1、D2、D3、D4）と、該各ダイオードのアノー
ドがシリコン制御整流器のカソードに接続され、該ダイ
オードのカソードがシリコン制御整流器のアノードに接
続されるようにして、並列に接続されていることを特徴
とする請求項３または４記載のインバータ。 - 【請求項６】上記第１の出力端子（01）が第１のインダ
クタ（L1）を介して上記第１のシリコン制御整流器スイ
ッチ（S1）及び上記第４のシリコン制御整流器スイッチ
（S4）に接続され、上記第２の出力端子（02）が第２の
インダクタ（L2）を介して上記第２のシリコン制御整流
器スイッチ（S2）及び上記第３のシリコン制御整流器ス
イッチ（S3）に接続されていることを特徴とする請求項
３記載のインバータ。 - 【請求項７】コンデンサ（C7）が、上記第１の出力端子
（01）と上記第２の出力端子（02）との間に接続されて
いることを特徴とする請求項６記載のインバータ。 - 【請求項８】上記第１のパルス制回路（１）及び上記第
２のパルス制御回路（２）の各々が、第１及び第２の端
子を持つ１つの一次巻線、第１及び第２の端子を持つ第
１の二次巻線、並びに第１及び第２の端子を持つ第２の
二次巻線を有する変圧器（T1、T2）を具備し； 上記一次巻線の第１の端子が第１の基準信号に接続さ
れ、上記一次巻線の第２の端子がスイッチング回路（Q
1、C5、R5、Q2、C6、R6）を介して第２の基準信号に接
続され、該スイッチング回路がパルス信号（I1、I2）に
応答して上記一次巻線の両端間に第１の極性のパルスを
発生し； 上記第１の二次巻線の第１の端子が第１のダイオード
（D5、D7）を介して第１のコンデンサ（C1、C2）の第１
の端子及び第１の抵抗器（R1、R2）の第１の端子に接続
され、上記第１の二次巻線の第２の端子が上記第１の抵
抗器（R1、R2）の第２の端子及び上記第１のコンデンサ
（C1、C2）の第２の端子に接続されていて、これにより
上記一次巻線の両端間の上記パルスに応答して上記第１
の抵抗器（R1、R2）の第１の端子と第２の端子との間に
出力パルス（U1、U2）が発生するようになっており； 上記第２の二次巻線の第１の端子が第２のダイオード
（D6、D8）を介して第２のコンデンサ（C3、C4）の第１
の端子及び第２の抵抗器（R3、R4）の第１の端子に接続
され、上記第２の二次巻線の第２の端子が上記第２のコ
ンデンサ（C3、C4）の第２の端子及び上記第２の抵抗器
（R3、R4）の第２の端子に接続されていて、これにより
上記一次巻線の両端間の上記パルスに応答して上記第２
の抵抗器（R3、R4）の第１の端子と第２の端子との間に
出力パルス（U3、U4）が発生するようになっている； ことを特徴とする請求項３記載のインバータ。 - 【請求項９】上記第１のダイオード（D5、D7）及び上記
第２のダイオード（D6、D8）が、上記第１の二次巻線を
上記第１のコンデンサ（C1、C2）及び上記第１の抵抗器
（R1、R2）から切り離し、かつ上記一次巻線の両端間の
上記パルスが上記第１の極性でない時、上記第２の二次
巻線を上記第２のコンデンサ（C3、C4）及び上記第２の
抵抗器（R3、R4）から切り離す回路構成になっているこ
とを特徴とする請求項８記載のインバータ。 - 【請求項１０】上記パワースイッチ回路（５）が； （ａ）ドレインが上記ブリッジ回路（３）に接続され、
ゲートが第１の抵抗器（R7）を介して上記間欠サイクル
パルス信号（I3）に接続されている第１のパワートラン
ジスタ（S5）と； （ｂ）ゲートが上記間欠サイクルパルス信号（I3）に接
続され、ソースが上記第１のパワートランジスタ（S5）
のソースに接続されている第２のパワートランジスタ
（S6）と； （ｃ）第３のトランジスタ（Q3）と； （ｄ）上記第１のパワートランジスタ（S5）のソースと
上記第３のトランジスタ（Q3）のベースとの間に接続さ
れている第２の抵抗器（R8）と； （ｅ）上記第２のパワートランジスタ（S6）のソースと
上記第２の直流入力（16）との間に接続されていて、上
記第１の出力端子（01）と上記第２の出力端子（02）と
の間の電流の大きさを検出するための第３の抵抗器（R
9）と； （ｆ）上記第１のパワートランジスタ（S3）のドレイン
と上記第２のパワートランジスタ（S6）のドレインとの
間に接続されていて、上記第１の出力端子（01）と上記
第２の出力端子（02）との間の上記電流の大きさがスレ
ッドショルド値を超えた時、該電流の大きさを制限する
ための第４の抵抗器（R10）と； を具備することを特徴とする請求項３記載のインバー
タ。 - 【請求項１１】上記第２の直流入力（16）が上記第１の
直流入力（14）より低い電圧レベルにあることを特徴と
する請求項10記載のインバータ。 - 【請求項１２】上記インバータ回路（10）が鉄心変圧器
を含まず小型であることを特徴とする請求項１記載のイ
ンバータ。 - 【請求項１３】上記負荷（６）が整流回路を含むことを
特徴とする請求項７記載のインバータ。 - 【請求項１４】上記負荷（６）が上記ブリッジ回路
（３）の第一の部分または第２の部分がオンしたとき上
記負荷（６）に安定した電流が流れるよう維持するイン
ピーダンスを持つことを特徴とする請求項７記載のイン
バータ。 - 【請求項１５】上記タイミング回路（４）が第３のパル
ス信号を発生し、該第３のパルス信号が上記第１のパル
ス信号のパルスと上記第２のパルス信号のパルスの間の
期間中該パワースイッチ回路（５）をオフにすることを
特徴とする請求項１記載のインバータ。
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| CN96204510.1 | 1996-03-21 | ||
| CN96204510U CN2271068Y (zh) | 1996-03-21 | 1996-03-21 | 逆变器 |
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