JPH01187846A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01187846A JPH01187846A JP63010664A JP1066488A JPH01187846A JP H01187846 A JPH01187846 A JP H01187846A JP 63010664 A JP63010664 A JP 63010664A JP 1066488 A JP1066488 A JP 1066488A JP H01187846 A JPH01187846 A JP H01187846A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置、特にA S I C(appl
ication 5pecific I C)等の半
導体装置に適用して有効な技術に関する。
ication 5pecific I C)等の半
導体装置に適用して有効な技術に関する。
たとえば、半導体装置の構造として、パッケージ内に封
止された半導体ペレットの表面に低α粒子発生源の少な
い有機物質膜を被覆して半導体ペレットのメモリー回路
の誤動作の防止を図ったものが特開昭56−13765
8号公報に記載されている。
止された半導体ペレットの表面に低α粒子発生源の少な
い有機物質膜を被覆して半導体ペレットのメモリー回路
の誤動作の防止を図ったものが特開昭56−13765
8号公報に記載されている。
ところで、半導体装置の技術分野において、ASIC製
品、すなわち特定用途に向けて必要な機能を集積して構
成するLSIないしICがある。
品、すなわち特定用途に向けて必要な機能を集積して構
成するLSIないしICがある。
このようなASIC製品は、この種のLSI等を短期間
に開発するためにゲートアレイやスタンダードセルのよ
うな設計手法によって製造されている。
に開発するためにゲートアレイやスタンダードセルのよ
うな設計手法によって製造されている。
しかしながら、たとえば前記したようなASIC製品等
において、複雑な機能やプロセスの異なる回路素子等の
ワンチップ化は、困難でその開発期間が長期化するとい
う問題点がある。
において、複雑な機能やプロセスの異なる回路素子等の
ワンチップ化は、困難でその開発期間が長期化するとい
う問題点がある。
また、ワンチップ化したためにその半導体ペレットが大
形化し、既存のパッケージに収納しきれないという問題
点が生じている。
形化し、既存のパッケージに収納しきれないという問題
点が生じている。
本発明は、前記問題点に着目してなされたものであり、
その目的は、複雑な機能やプロセスの異なる回路素子等
からなる半導体装置の開発の容易化、開発期間の短縮化
、小型化を図ることができる技術を提供することにある
。
その目的は、複雑な機能やプロセスの異なる回路素子等
からなる半導体装置の開発の容易化、開発期間の短縮化
、小型化を図ることができる技術を提供することにある
。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、配線基板と、この配線基板に装着された複数
の半導体ペレットと、リードの内端側との全体が、単一
のパッケージの封止樹脂層内に封止されている半導体装
置である。
の半導体ペレットと、リードの内端側との全体が、単一
のパッケージの封止樹脂層内に封止されている半導体装
置である。
前記した手段によれば、複数の半導体ペレットが配線基
板に装着されて単一のパッケージ内に収容されているこ
とにより、複雑な機能やプロセスの異なる既存の半導体
ペレットを自由に組み合わせることができ、また特別の
半導体ペレットを開発する必要性がないので、高密度実
装および単一化された半導体装置の開発の容易化、開発
期間の短縮化を図ることができる。
板に装着されて単一のパッケージ内に収容されているこ
とにより、複雑な機能やプロセスの異なる既存の半導体
ペレットを自由に組み合わせることができ、また特別の
半導体ペレットを開発する必要性がないので、高密度実
装および単一化された半導体装置の開発の容易化、開発
期間の短縮化を図ることができる。
第1図は本発明の一実施例である半導体装置を示す断面
図である。
図である。
本実施例の半導体装置1は、互いに異なるプロセスや配
線回路等からなる複数の半導体ペレット2がプリント配
線基板30両面にエポキシ系等の接着材(図示せず)に
よって固定されている。
線回路等からなる複数の半導体ペレット2がプリント配
線基板30両面にエポキシ系等の接着材(図示せず)に
よって固定されている。
プリント配線基板3に固定された各半導体ペレット2は
、その周囲に配置されたプリント配線基板3の所定の電
極(図示せず)に金等からなるボンディングワイヤ4を
介して電気的に接続されている。
、その周囲に配置されたプリント配線基板3の所定の電
極(図示せず)に金等からなるボンディングワイヤ4を
介して電気的に接続されている。
このようなチップオンボードの技術の応用により、プリ
ント配線基板3の両面に搭載された各半導体ペレット2
およびそのボンディングワイヤ4の全体は、夫々エポキ
シ系等の液状樹脂の滴下によって形成された内側樹脂層
5内に封止されて、夫々の全体が個々に保護されている
構造とされている。
ント配線基板3の両面に搭載された各半導体ペレット2
およびそのボンディングワイヤ4の全体は、夫々エポキ
シ系等の液状樹脂の滴下によって形成された内側樹脂層
5内に封止されて、夫々の全体が個々に保護されている
構造とされている。
プリント配線基板3の下面の電極(図示せず)には、リ
ード6の内端部が銀ペーストやはんだ付は等によって接
続されていて、このリード6と半導体ペレット2とがプ
リント配線基板3の配線槽 造を介して電気的に接続さ
れている。
ード6の内端部が銀ペーストやはんだ付は等によって接
続されていて、このリード6と半導体ペレット2とがプ
リント配線基板3の配線槽 造を介して電気的に接続さ
れている。
各半導体ペレット2およびそのボンディングワイヤ3の
全体を封止した各内側樹脂層5と、プリント配線基板3
と、各リード6の内端側との全体は、たとえばエポキシ
系等の封止樹脂層7aからなる単一のパッケージ7内に
封止されている。
全体を封止した各内側樹脂層5と、プリント配線基板3
と、各リード6の内端側との全体は、たとえばエポキシ
系等の封止樹脂層7aからなる単一のパッケージ7内に
封止されている。
このパッケージ7は、トランスファモールドによって成
形されている。
形されている。
パッケージ7の外端面からは、リード6の外端側が該パ
ッケージ7の外方に導出され下向きに折り曲げ成形され
て、デイアル・インライン・パンケージと同様なパッケ
ージ構造とされている。
ッケージ7の外方に導出され下向きに折り曲げ成形され
て、デイアル・インライン・パンケージと同様なパッケ
ージ構造とされている。
次に、本実施例の半導体装置1の製造工程の一例を説明
する。
する。
まず、複数の半導体ペレット2をプリント配線基板30
両面にエポキシ系等の接着材によって固定する。
両面にエポキシ系等の接着材によって固定する。
次いで、各半導体ペレット2の電極(図示せず)とその
周囲に配置されたプリント配線基板3の所定の電極(図
示せず)とをボンディングワイヤ4を介して電気的に接
続した後に、所定の電気試験等の検査を行う。
周囲に配置されたプリント配線基板3の所定の電極(図
示せず)とをボンディングワイヤ4を介して電気的に接
続した後に、所定の電気試験等の検査を行う。
この検査により、一部の半導体ペレット2の電気的接続
等の不良が発見された場合には、リペア用の半導体ペレ
ット2を新たにプリント配線基板3に搭載することがで
きる。このため、他の半導体ペレット2の全てが不良と
なるのを防止することができる。
等の不良が発見された場合には、リペア用の半導体ペレ
ット2を新たにプリント配線基板3に搭載することがで
きる。このため、他の半導体ペレット2の全てが不良と
なるのを防止することができる。
次いで、このようにしてプリント配線基板3に搭載され
た各半導体ペレット2およびそのボンディングワイヤ4
の全体に、夫々エポキシ系等の液状樹脂を滴下し固化さ
せて、各半導体ペレット2およびそのボンディングワイ
ヤ4の全体を個々に絶縁性の内側樹脂層5内に封止する
。
た各半導体ペレット2およびそのボンディングワイヤ4
の全体に、夫々エポキシ系等の液状樹脂を滴下し固化さ
せて、各半導体ペレット2およびそのボンディングワイ
ヤ4の全体を個々に絶縁性の内側樹脂層5内に封止する
。
この各半導体ペレット2およびそのボンディングワイヤ
4の全体が内側樹脂層5によって個々に封止されている
ことにより、各半導体ペレット2およびそのボンディン
グワイヤ4が次の製造工程や半導体装置1の製造後にお
いて個々に確実に保護される。
4の全体が内側樹脂層5によって個々に封止されている
ことにより、各半導体ペレット2およびそのボンディン
グワイヤ4が次の製造工程や半導体装置1の製造後にお
いて個々に確実に保護される。
次いで、プリント配線基板3の下面の電極(図示せず)
に、フードフレーム(図示せず)の各リード5の内端部
をはんだ付は等によって接続する。
に、フードフレーム(図示せず)の各リード5の内端部
をはんだ付は等によって接続する。
なお、この接続に際しては、たとえばはんだリフロー法
を採ることができる。
を採ることができる。
次いで、半導体ペレット2およびそのボンディングワイ
ヤ4を封止した各内側樹脂層5と、プリント配線基板3
と、各リード5の内端側との全体をトランスファ・モー
ルドにより、たとえばエポキシ系等の封上田脂層7aか
らなる単一のパンケージ7内に封止する。
ヤ4を封止した各内側樹脂層5と、プリント配線基板3
と、各リード5の内端側との全体をトランスファ・モー
ルドにより、たとえばエポキシ系等の封上田脂層7aか
らなる単一のパンケージ7内に封止する。
このようなパッケージ7内への封正により、各半導体ペ
レット2およびそのボンディングワイヤ4と、プリント
配線基板3と、このプリント配線基板3と各リード5と
の接続部等が該パッケージ7によって保護される。
レット2およびそのボンディングワイヤ4と、プリント
配線基板3と、このプリント配線基板3と各リード5と
の接続部等が該パッケージ7によって保護される。
特に、この場合に各半導体ペレット2およびボンディン
グワイヤ4は、内側樹脂層5とパッケージ7の封止樹脂
層7aとによって二重に被覆されているので、確実に保
護されることになる。
グワイヤ4は、内側樹脂層5とパッケージ7の封止樹脂
層7aとによって二重に被覆されているので、確実に保
護されることになる。
また、ボンディングワイヤ4がトランスファ・モールド
によるパッケージ7の成形時に内側樹脂層7aに封止さ
れているので、該成形時において、該ボンディングワイ
ヤ4が変形されて短絡するのを確実に防止することがで
きる。
によるパッケージ7の成形時に内側樹脂層7aに封止さ
れているので、該成形時において、該ボンディングワイ
ヤ4が変形されて短絡するのを確実に防止することがで
きる。
次に、パッケージ7の外端面から外方に突出されたリー
ド5をリードフレーム(図示せず)から切断するととも
に下向きに折り曲げ成形する。
ド5をリードフレーム(図示せず)から切断するととも
に下向きに折り曲げ成形する。
このようにして本実施例の半導体装置1は、製造されて
いるため、複雑な機能やプロセスの異なる既存の半導体
ペレット2を自由に組み合わせることができ、また特別
の半導体ペレット2を開発する必要性がないので、単一
化された半導体装置の開発期間の短縮化を図ることがで
きる。このため、製造コストの低廉化を図ることができ
る。
いるため、複雑な機能やプロセスの異なる既存の半導体
ペレット2を自由に組み合わせることができ、また特別
の半導体ペレット2を開発する必要性がないので、単一
化された半導体装置の開発期間の短縮化を図ることがで
きる。このため、製造コストの低廉化を図ることができ
る。
更に、プリント配線基板3の両面に半導体ペレット2が
搭載されてパッケージ7内に効率的に封止されているの
で、半導体装置の高密度実装化と小型化とを図ることが
できる。
搭載されてパッケージ7内に効率的に封止されているの
で、半導体装置の高密度実装化と小型化とを図ることが
できる。
このように、本実施例の半導体装置によれば、次の効果
を得ることができる。
を得ることができる。
(1)、複数の半導体ペレット2がプリント配線基板3
の両面に装着されて単一のパッケージ7内に収容されて
いることにより、複雑な機能やプロセスの異なる既存の
多数の半導体ペレット2を自由に組み合わせることがで
き、また特別の半導体ペレットを開発する必要性がない
ので、高密度実装化され単一化された半導体装置の開発
の容易化、開発期間の短縮化を図ることができる。
の両面に装着されて単一のパッケージ7内に収容されて
いることにより、複雑な機能やプロセスの異なる既存の
多数の半導体ペレット2を自由に組み合わせることがで
き、また特別の半導体ペレットを開発する必要性がない
ので、高密度実装化され単一化された半導体装置の開発
の容易化、開発期間の短縮化を図ることができる。
(2)、前記した(1)の効果により、この種の半導体
装置1のコストの低廉化を図ることができる。
装置1のコストの低廉化を図ることができる。
(3)、プリント配線基板3の両面に半導体ペレット2
が搭載されてパッケージ7内に効率的に封止されている
ので、半導体装置の高密度実装化を図ることができ、ま
た半導体装置の小型化を図ることができる。
が搭載されてパッケージ7内に効率的に封止されている
ので、半導体装置の高密度実装化を図ることができ、ま
た半導体装置の小型化を図ることができる。
(4)、複数の半導体ペレット2のワイヤボンディング
後において、半導体ペレット2の電気的接続等の不良が
発見された場合に、リペア用の半導体ペレットのプリン
ト配線基板3への搭載により、他の半導体ペレット3の
全てが不良とされるのを防止することができる。
後において、半導体ペレット2の電気的接続等の不良が
発見された場合に、リペア用の半導体ペレットのプリン
ト配線基板3への搭載により、他の半導体ペレット3の
全てが不良とされるのを防止することができる。
(5)、プリント配線基板3に搭載された各半導体ペレ
ット2およびそのボンディングワイヤ4の全体が、個々
に内側樹脂層5内に封止されていることにより、各半導
体ペレット2およびそのボンディングワイヤ4を次の製
造工程時や半導体装置1の製造後において個々に保護す
ることができる。
ット2およびそのボンディングワイヤ4の全体が、個々
に内側樹脂層5内に封止されていることにより、各半導
体ペレット2およびそのボンディングワイヤ4を次の製
造工程時や半導体装置1の製造後において個々に保護す
ることができる。
特に、ボンディングワイヤ4が内側樹脂層5に封止され
ているので、トランスファ・モールドによるパッケージ
7の成形時において、該ボンディングワイヤ4が変形さ
れて短絡するのを確実に防止することができる。
ているので、トランスファ・モールドによるパッケージ
7の成形時において、該ボンディングワイヤ4が変形さ
れて短絡するのを確実に防止することができる。
(6)、各半導体ペレット2およびそのボンディングワ
イヤ4を封止した各内側樹脂層5と、プリント配線基板
3と、各リード6の内端側との全体がトランスファ・モ
ールドによって単一のパッケージ7内に封止されている
ので、各半導体ペレット1と、ボンディングワイヤ4と
、その接続部と、プリント配線基板3と、このプリント
配線基板3と各リード6との接続部とを確実に保護する
ことができる。
イヤ4を封止した各内側樹脂層5と、プリント配線基板
3と、各リード6の内端側との全体がトランスファ・モ
ールドによって単一のパッケージ7内に封止されている
ので、各半導体ペレット1と、ボンディングワイヤ4と
、その接続部と、プリント配線基板3と、このプリント
配線基板3と各リード6との接続部とを確実に保護する
ことができる。
(7)、各半導体ペレット2およびそのボンディングワ
イヤ4は、内側樹脂層5とパッケージ7の封止樹脂層7
aとによって二重に被覆されているので、各半導体ペレ
ット2とそのボンディングワイヤ4と該ボンディングワ
イヤ4の接続部とを確実に保護することができる。
イヤ4は、内側樹脂層5とパッケージ7の封止樹脂層7
aとによって二重に被覆されているので、各半導体ペレ
ット2とそのボンディングワイヤ4と該ボンディングワ
イヤ4の接続部とを確実に保護することができる。
(8)、単一のパッケージ7内に複数の半導体ペレット
2等が封止されている構造とされているので、たとえば
デイアルインラインパッケージ構造の半導体装置等、従
来と同様なパッケージ構造の半導体装置を得ることがで
きる。
2等が封止されている構造とされているので、たとえば
デイアルインラインパッケージ構造の半導体装置等、従
来と同様なパッケージ構造の半導体装置を得ることがで
きる。
(9)、前記した(5)と(6)と(7)の効果により
、信頼性の高い半導体装置を得ることができる。
、信頼性の高い半導体装置を得ることができる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
たとえば、本実施例においては、プリント配線基板30
両面に複数の半導体ペレット2が搭載されている構造と
されているが、本発明に右いてはプリント配線基板30
片面に複数の半導体ペレット2が搭載されている構造と
しても良い。
両面に複数の半導体ペレット2が搭載されている構造と
されているが、本発明に右いてはプリント配線基板30
片面に複数の半導体ペレット2が搭載されている構造と
しても良い。
また、各半導体ペレット2およびそのボンディングワイ
ヤ4は、内側樹脂層5によって個々に封止されているが
、このような内側樹脂層5を形成することなく、パッケ
ージ7の封止樹脂層7aのみによって半導体ペレット2
およびそのポンデツィングワイヤ4等が封止されている
構造としても良い。
ヤ4は、内側樹脂層5によって個々に封止されているが
、このような内側樹脂層5を形成することなく、パッケ
ージ7の封止樹脂層7aのみによって半導体ペレット2
およびそのポンデツィングワイヤ4等が封止されている
構造としても良い。
更に、本実施例におけるリード6とプリント配線基板3
とは、はんだ付は等によって直接、接続されている構造
とされているが、たとえばリード6とプリント配線基板
3とがボンディングワイヤ等を介して接続されている構
造とすること′も可能である。
とは、はんだ付は等によって直接、接続されている構造
とされているが、たとえばリード6とプリント配線基板
3とがボンディングワイヤ等を介して接続されている構
造とすること′も可能である。
また、本実施例における半導体装置1は、・デイアル・
インライン・パッケージ構造の半導体装置とされている
が、たとえばフラット・パッケージ構造の半導体装置と
することも可能である。
インライン・パッケージ構造の半導体装置とされている
が、たとえばフラット・パッケージ構造の半導体装置と
することも可能である。
本願にふいて開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、次の通りである。
て得られる効果を簡単に説明すれば、次の通りである。
すなわち、配線基板に装着されている複数の半導体ペレ
ットと、前記配線基板の配線構造を介して前記半導体ペ
レットに電気的に接続されているリードとを備え、前記
配線基板と前記複数の半導体ペレットと前記リードの内
端側との全体が封止樹脂層によって封止されてパッケー
ジが形成され、このパラケージの外方に前記リードの外
端側が導出されている構造とされていることにより、複
雑な機能やプロセスの異なる既存の半導体ペレットを自
由に組み合わせることができ、また特別の半導体ペレッ
トを開発する必要性がないので、高密度実装および単一
化された半導体装置の開発の容易化、開発期間の短縮化
を図ることができる。
ットと、前記配線基板の配線構造を介して前記半導体ペ
レットに電気的に接続されているリードとを備え、前記
配線基板と前記複数の半導体ペレットと前記リードの内
端側との全体が封止樹脂層によって封止されてパッケー
ジが形成され、このパラケージの外方に前記リードの外
端側が導出されている構造とされていることにより、複
雑な機能やプロセスの異なる既存の半導体ペレットを自
由に組み合わせることができ、また特別の半導体ペレッ
トを開発する必要性がないので、高密度実装および単一
化された半導体装置の開発の容易化、開発期間の短縮化
を図ることができる。
第1図は本発明の一実施例である半導体装置を示す断面
図である。 l・・・半導体装置、2・・・半導体ペレット、3・・
・プリント配線基板、4・・・ボンディングワイヤ、5
・・・内側樹脂層、6・・・リード、7・・・パッケー
ジ、7a・・・封止樹脂層。 第1図 1 半導体装置 6 リード
図である。 l・・・半導体装置、2・・・半導体ペレット、3・・
・プリント配線基板、4・・・ボンディングワイヤ、5
・・・内側樹脂層、6・・・リード、7・・・パッケー
ジ、7a・・・封止樹脂層。 第1図 1 半導体装置 6 リード
Claims (1)
- 【特許請求の範囲】 1、配線基板に装着されている複数の半導体ペレットと
、前記配線基板の配線構造を介して前記半導体ペレット
に電気的に接続されているリードとを備え、前記配線基
板と前記複数の半導体ペレットと前記リードの内端側と
の全体が封止樹脂層によって封止されてパッケージが形
成され、このパッケージの外方に前記リードの外端側が
導出されている半導体装置。 2、前記半導体ペレットが内側樹脂層によって夫々封止
され、この夫々の内側樹脂層が前記パッケージ内に封止
されていることを特徴とする請求項1記載の半導体装置
。 3、前記内側樹脂層が液状樹脂の滴下によって形成され
ていることを特徴とする請求項2記載の半導体装置。 4、前記パッケージがトランスファモールドによって成
形されていることを特徴とする請求項1記載の半導体装
置。 5、前記半導体ペレットが前記配線基板の両面に装着さ
れていることを特徴とする請求項1記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63010664A JPH01187846A (ja) | 1988-01-22 | 1988-01-22 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63010664A JPH01187846A (ja) | 1988-01-22 | 1988-01-22 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01187846A true JPH01187846A (ja) | 1989-07-27 |
Family
ID=11756507
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63010664A Pending JPH01187846A (ja) | 1988-01-22 | 1988-01-22 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01187846A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04215461A (ja) * | 1990-12-14 | 1992-08-06 | Matsushita Electric Works Ltd | 半導体パッケージ |
JPH05198736A (ja) * | 1991-09-19 | 1993-08-06 | Matsushita Electric Ind Co Ltd | 電子部品および電子部品の製造方法 |
JP2010067773A (ja) * | 2008-09-10 | 2010-03-25 | Hitachi Ltd | 電気電子制御装置及びその製造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0238037B2 (ja) * | 1983-03-25 | 1990-08-28 | Yokokawa Medeikaru Shisutemu Kk |
-
1988
- 1988-01-22 JP JP63010664A patent/JPH01187846A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0238037B2 (ja) * | 1983-03-25 | 1990-08-28 | Yokokawa Medeikaru Shisutemu Kk |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04215461A (ja) * | 1990-12-14 | 1992-08-06 | Matsushita Electric Works Ltd | 半導体パッケージ |
JPH05198736A (ja) * | 1991-09-19 | 1993-08-06 | Matsushita Electric Ind Co Ltd | 電子部品および電子部品の製造方法 |
JP2010067773A (ja) * | 2008-09-10 | 2010-03-25 | Hitachi Ltd | 電気電子制御装置及びその製造方法 |
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