JPH01184957A - Mosトランジスタの製造方法 - Google Patents
Mosトランジスタの製造方法Info
- Publication number
- JPH01184957A JPH01184957A JP992188A JP992188A JPH01184957A JP H01184957 A JPH01184957 A JP H01184957A JP 992188 A JP992188 A JP 992188A JP 992188 A JP992188 A JP 992188A JP H01184957 A JPH01184957 A JP H01184957A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate electrode
- semiconductor layer
- substrate
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000004065 semiconductor Substances 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000000034 method Methods 0.000 claims abstract description 25
- 238000005530 etching Methods 0.000 claims abstract description 18
- 239000012535 impurity Substances 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- 239000010410 layer Substances 0.000 abstract description 115
- 239000011229 interlayer Substances 0.000 abstract description 10
- 238000010438 heat treatment Methods 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 4
- 229910052681 coesite Inorganic materials 0.000 abstract 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract 2
- 239000000377 silicon dioxide Substances 0.000 abstract 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract 2
- 229910052682 stishovite Inorganic materials 0.000 abstract 2
- 229910052905 tridymite Inorganic materials 0.000 abstract 2
- 238000000059 patterning Methods 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 239000010408 film Substances 0.000 description 7
- 229910010271 silicon carbide Inorganic materials 0.000 description 7
- 235000012431 wafers Nutrition 0.000 description 7
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000005755 formation reaction Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- ATUOYWHBWRKTHZ-UHFFFAOYSA-N Propane Chemical compound CCC ATUOYWHBWRKTHZ-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000001294 propane Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- ZDHXKXAHOVTTAH-UHFFFAOYSA-N trichlorosilane Chemical compound Cl[SiH](Cl)Cl ZDHXKXAHOVTTAH-UHFFFAOYSA-N 0.000 description 1
- 239000005052 trichlorosilane Substances 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔1既 要〕
チャネルの両側に互いに対向するゲートが設けられた構
造のMOS l−ランジスタの製造方法に関し。
造のMOS l−ランジスタの製造方法に関し。
前記構造のMOS I−ランジスタを安定に形成可能
とすることを目的とし。
とすることを目的とし。
基板上に、該基板をエツチング除去するに際して除去さ
れない材料から成る半導体層をエピタキシャル成長させ
、該半導体層上における所定領域にゲート絶縁層とゲー
ト電極を順次形成し、ゲート電極が形成された半導体層
上の全体に、該基板との界面が絶縁性であり、かつ、そ
の裏面が該基板をエツチングにより除去する際に除去さ
れない性質を有している支持層を形成し、該支持層が形
成された該基板をエツチングによって除去することによ
り半導体層を表出させ1表出された半導体層上における
前記ゲート電極に対応する領域に第2のゲート絶縁層と
ゲート電極を順次形成する諸工程を含むことから構成さ
れる。
れない材料から成る半導体層をエピタキシャル成長させ
、該半導体層上における所定領域にゲート絶縁層とゲー
ト電極を順次形成し、ゲート電極が形成された半導体層
上の全体に、該基板との界面が絶縁性であり、かつ、そ
の裏面が該基板をエツチングにより除去する際に除去さ
れない性質を有している支持層を形成し、該支持層が形
成された該基板をエツチングによって除去することによ
り半導体層を表出させ1表出された半導体層上における
前記ゲート電極に対応する領域に第2のゲート絶縁層と
ゲート電極を順次形成する諸工程を含むことから構成さ
れる。
本発明はMOS l−ランジスタに係り、とくに、チ
ャネルの両側に互いに対向するゲートが設けられた構造
を有するMOS l−ランジスタの製造方法に関する
。
ャネルの両側に互いに対向するゲートが設けられた構造
を有するMOS l−ランジスタの製造方法に関する
。
半逗体集積回路の高密度化および高性能化にともなって
、集積回路を構成するMOS l−ランジスタの短チ
ヤネル化が進められている。短チヤネル化にともなって
生じるホットエレクトロンの問題。
、集積回路を構成するMOS l−ランジスタの短チ
ヤネル化が進められている。短チヤネル化にともなって
生じるホットエレクトロンの問題。
ドレイン領域エツジでのブレークダウン等を解決するた
めに、 LDD(Lightly Doped Dra
in)構造、あるいはDDD(Double Diff
used Drain)構造が提案されている。これら
の構造を用いて、チャネル長を0.5μmまで短縮する
ことが可能である。
めに、 LDD(Lightly Doped Dra
in)構造、あるいはDDD(Double Diff
used Drain)構造が提案されている。これら
の構造を用いて、チャネル長を0.5μmまで短縮する
ことが可能である。
しかしながら1上記LDD構造あるいはDDD構造のト
ランジスタを含む現在実用化されているMOSトランジ
スタは、チャネル層の片側だけにゲートが設けられてい
るために、ソース−ドレイン間の電流をゲートで制御で
きるチャネル長の最低限界は0.1μm程度であり、こ
れ以下のチャネル長ではトランジスタ動作が得られない
とされている。
ランジスタを含む現在実用化されているMOSトランジ
スタは、チャネル層の片側だけにゲートが設けられてい
るために、ソース−ドレイン間の電流をゲートで制御で
きるチャネル長の最低限界は0.1μm程度であり、こ
れ以下のチャネル長ではトランジスタ動作が得られない
とされている。
この限界を打破するものとして、第2図に示すMOS構
造が提案されている。(例えば、 5olid−5ta
te Electronics、27.8/9(198
5)、pp、827−828.月刊Sem1condu
ctor World、1986.5.pp、44−4
9参照)この構造のトランジスタはXMOSとも呼ばれ
ており、チャネル1の両側に互いに対向するゲート電極
2および3が設けられている。この構造によって、チャ
ネル長、すなわちソース4とドレイン5間の距離、を0
.025μmまで短縮しても、ゲートによる電流制御が
可能であることが理論的に示されている。なお、第2図
において符号6は上記構造のMOS l−ランジスタ
が形成される半導体基板を示す。
造が提案されている。(例えば、 5olid−5ta
te Electronics、27.8/9(198
5)、pp、827−828.月刊Sem1condu
ctor World、1986.5.pp、44−4
9参照)この構造のトランジスタはXMOSとも呼ばれ
ており、チャネル1の両側に互いに対向するゲート電極
2および3が設けられている。この構造によって、チャ
ネル長、すなわちソース4とドレイン5間の距離、を0
.025μmまで短縮しても、ゲートによる電流制御が
可能であることが理論的に示されている。なお、第2図
において符号6は上記構造のMOS l−ランジスタ
が形成される半導体基板を示す。
しかしながら、上記XMOS構造を安定して形成できる
プロセスがなく、とくに、ゲート絶縁膜上にチャネル領
域を構成するた・めの良好な結晶性を有する半4体層の
形成が困難であった。
プロセスがなく、とくに、ゲート絶縁膜上にチャネル領
域を構成するた・めの良好な結晶性を有する半4体層の
形成が困難であった。
本発明は上記XMOS構造のトランジスタを安定して製
造可能とする方法を提供することを目的とする。
造可能とする方法を提供することを目的とする。
上記目的は、基板上に、該基板をエツチング除去するに
際して除去されない材料から成る半導体層をエピタキシ
ャル成長させる工程と、該半導体層上における所定領域
に第1のゲート絶縁層と第1のゲート電極を順次形成す
る工程と、該ゲート電極が形成された該半導体層上の全
体に、該基板との界面が絶縁性であり、かつ、その裏面
が該基板をエツチングにより除去する際に除去されない
性質を有している支持層を形成する工程と、該支持層が
形成された該基板をエツチングによって除去することに
より該半導体層を表出させる工程と。
際して除去されない材料から成る半導体層をエピタキシ
ャル成長させる工程と、該半導体層上における所定領域
に第1のゲート絶縁層と第1のゲート電極を順次形成す
る工程と、該ゲート電極が形成された該半導体層上の全
体に、該基板との界面が絶縁性であり、かつ、その裏面
が該基板をエツチングにより除去する際に除去されない
性質を有している支持層を形成する工程と、該支持層が
形成された該基板をエツチングによって除去することに
より該半導体層を表出させる工程と。
該表出された半導体層上における該ゲート電極に対応す
る領域に第2のゲート絶縁層と第2のゲート電極を形成
する工程該ゲート電極をマスクとして不純物を注入して
ソース/ドレイン領域を形成 。
る領域に第2のゲート絶縁層と第2のゲート電極を形成
する工程該ゲート電極をマスクとして不純物を注入して
ソース/ドレイン領域を形成 。
する工程と、該半導体層の所定領域に不純物を注入して
ソース/ドレイン領域を形成する工程を含むことを特徴
とする1本発明に係るMOS l−ランジスタ製造方
法により達成される。
ソース/ドレイン領域を形成する工程を含むことを特徴
とする1本発明に係るMOS l−ランジスタ製造方
法により達成される。
〔作 用〕
本発明によるMOSトランジスタにおいては。
(11ソース/ドレインが形成されいてる半導体層に影
響を与えることなく基板をエツチング除去することがで
きるので、前記XMOS構造を安定して形成できる (2)チャネル領域を構成するエピタキシャル層はゲー
ト電極等より先に形成されており、ゲート酸化膜上のシ
リコン層をレーザービーム照射により再結晶化する従来
の技術によって形成されるエピタキシャル層に比べ、よ
り良好な結晶性を有するために、すぐれた特性のMOS
トランジスタが得られる (3)半導体層は絶縁性表面を有する支持層によって支
持されているので、 5OT(Silicon on
In5ula−tor)構造のMOS トランジスタ
を製造できる(4)半4体層としてSiC薄膜を用いる
ことにより。
響を与えることなく基板をエツチング除去することがで
きるので、前記XMOS構造を安定して形成できる (2)チャネル領域を構成するエピタキシャル層はゲー
ト電極等より先に形成されており、ゲート酸化膜上のシ
リコン層をレーザービーム照射により再結晶化する従来
の技術によって形成されるエピタキシャル層に比べ、よ
り良好な結晶性を有するために、すぐれた特性のMOS
トランジスタが得られる (3)半導体層は絶縁性表面を有する支持層によって支
持されているので、 5OT(Silicon on
In5ula−tor)構造のMOS トランジスタ
を製造できる(4)半4体層としてSiC薄膜を用いる
ことにより。
高耐圧の前記XMO3構造のトランジスタを製造できる
(5)本発明においては、半導体層表面に第1のゲート
電極による段差が住じないので、ゲート電極およびその
他の配線層は平坦な表面上に形成でき。
電極による段差が住じないので、ゲート電極およびその
他の配線層は平坦な表面上に形成でき。
段差による断線等の障害の発生が低減できる。
以下本発明の実施例を図面を参照して説明する。
第1図は本発明の実施例の工程における要部断面図であ
る。
る。
同図(a)を参照して1例えばシリコンウェハ基板IO
上にSiC(炭化珪素)から成る厚さ約2000人の半
導体層12をエピタキシャル成長させる。シリコンウェ
ハ上へのSiC薄膜のエピタキシャル成長には9本出願
人からの出願(特開昭62−155512.昭和62年
07月lO日付、特開昭62−163370.昭和62
年07月20日付、特願昭61−167823.昭和6
1年年子7月1日付)に開示されている方法を用いれば
よい。要約すれば、原料ガスとして9例えば5iHC1
z (トリクロルシラン)と(、+1lo(プロパン)
を用い、減圧CVD (化学気相堆積)法により上記原
料ガスを1000″C程度の温度で反応させることによ
ってエピタキシャル成長SiC(Epi−5iC) ’
il膜が生成サレル。
上にSiC(炭化珪素)から成る厚さ約2000人の半
導体層12をエピタキシャル成長させる。シリコンウェ
ハ上へのSiC薄膜のエピタキシャル成長には9本出願
人からの出願(特開昭62−155512.昭和62年
07月lO日付、特開昭62−163370.昭和62
年07月20日付、特願昭61−167823.昭和6
1年年子7月1日付)に開示されている方法を用いれば
よい。要約すれば、原料ガスとして9例えば5iHC1
z (トリクロルシラン)と(、+1lo(プロパン)
を用い、減圧CVD (化学気相堆積)法により上記原
料ガスを1000″C程度の温度で反応させることによ
ってエピタキシャル成長SiC(Epi−5iC) ’
il膜が生成サレル。
上記Eρ1−3iC半導体層12の所定領域に、第1図
(b)に示すように、第1のゲート絶縁層14と第1の
ゲート電極16を順次形成する。これらの形成は次の通
りである。
(b)に示すように、第1のゲート絶縁層14と第1の
ゲート電極16を順次形成する。これらの形成は次の通
りである。
まず、半4体層12を水蒸気雰囲気中で約1000°C
に加熱して酸化することにより、その表面に5in2膜
を生成する。この厚さ約300人の5iOJO上に。
に加熱して酸化することにより、その表面に5in2膜
を生成する。この厚さ約300人の5iOJO上に。
CVD法等を用いる公知の多結晶シリコン(Poly−
Si)生成技術により、厚さ約3000人のPo1y−
3i層を堆積する。このPo1y−5i [5を公知の
Stエツチング技術を用いて選択的に除去しゲート電極
16を形成する。なお、第1図(b)においては、ゲー
ト電極16直下のゲート絶縁層14のみが残されている
が。
Si)生成技術により、厚さ約3000人のPo1y−
3i層を堆積する。このPo1y−5i [5を公知の
Stエツチング技術を用いて選択的に除去しゲート電極
16を形成する。なお、第1図(b)においては、ゲー
ト電極16直下のゲート絶縁層14のみが残されている
が。
上記のようにして形成された5in2膜を、半導体層1
2上の全面に残しておいても差支えない。
2上の全面に残しておいても差支えない。
上記の後、第1図(C)に示すように、ゲート電極16
が含まれる領域に対応する開口を有するレジスト層7を
形成し、このレジスト層7とゲート電極16をマスクと
して、露出部の半導体層12に1例えばFp (p)あ
るいは砒素(As)等の不純物をイオン注入することに
より、ソース領域18およびドレイン領域20を形成す
る。この場合、ソース領域18およびドレイン領域20
の深さを、半導体層12の厚さに等しくなるように注入
する。なお、上記のように。
が含まれる領域に対応する開口を有するレジスト層7を
形成し、このレジスト層7とゲート電極16をマスクと
して、露出部の半導体層12に1例えばFp (p)あ
るいは砒素(As)等の不純物をイオン注入することに
より、ソース領域18およびドレイン領域20を形成す
る。この場合、ソース領域18およびドレイン領域20
の深さを、半導体層12の厚さに等しくなるように注入
する。なお、上記のように。
半導体層12上の全面にStow膜が残されている場合
には、これを通してイオン注入が行われる。
には、これを通してイオン注入が行われる。
レジスト層7を除去したのち、第1図(d)に示すよう
に、基板IO上に厚さ数100μmの支持層22を形成
する。支持層22としては、公知の5iOzCVD法に
より生成されたSin、層でもよい。同図においては、
支持層22は、厚さ3000人程度0.例えば5ift
絶縁層22−1と、厚さ約600 pmのPo1y−S
i層22−2と+J’7−さ約5000人の5iJ4層
22−3とから成る禎層構造の例が示されている。
に、基板IO上に厚さ数100μmの支持層22を形成
する。支持層22としては、公知の5iOzCVD法に
より生成されたSin、層でもよい。同図においては、
支持層22は、厚さ3000人程度0.例えば5ift
絶縁層22−1と、厚さ約600 pmのPo1y−S
i層22−2と+J’7−さ約5000人の5iJ4層
22−3とから成る禎層構造の例が示されている。
5i02絶縁層22−1は半導体層12をPo1y−5
i層22−2と電気的に分離するために設けられている
。また。
i層22−2と電気的に分離するために設けられている
。また。
Si3N4層22−3は、のちにシリコンウェハから成
る基板■0をエツチング除去する際に、 Po1y−S
i層22−2をエツチング液から保護する目的で設けら
れている。したがって、前記のように5iOzから成る
支持層22を用いる場合には、 5iOz絶縁層22−
1および55sN4層22−3は不要である。
る基板■0をエツチング除去する際に、 Po1y−S
i層22−2をエツチング液から保護する目的で設けら
れている。したがって、前記のように5iOzから成る
支持層22を用いる場合には、 5iOz絶縁層22−
1および55sN4層22−3は不要である。
支持層22を形成する別の手段として、 npsc <
硼燐珪酸ガラス)から成る厚さ500〆!m程度のガラ
ス仮を用い、これを第1図(C)までの工程を経た基板
10と重ね合わせたのち、熱処理することによって基板
10と接合する方法を用いることも可能である。
硼燐珪酸ガラス)から成る厚さ500〆!m程度のガラ
ス仮を用い、これを第1図(C)までの工程を経た基板
10と重ね合わせたのち、熱処理することによって基板
10と接合する方法を用いることも可能である。
第1図(dlの構成、上記SiO□支持層およびBPS
G板を用いるいずれの方法を用いても、半導体層12は
SOt構造を有している。
G板を用いるいずれの方法を用いても、半導体層12は
SOt構造を有している。
上記ののち、シリコンウェハから成る基板10を除去す
る。その結果を第1図(a)に示す。このようにして、
支持層22に支持されたEpi−5iC半導体層12が
表出される。同図は、第1図(d)とは上下が逆転した
状態が示されている。基板10の除去は、前記シリコン
ウェハを1例えば機械的研磨によって200μm程度の
厚さまで除去したのち、残った部分を、弗酸と硝酸の混
合液から成る公知のエツチング液を用いて除去する。こ
のエツチングにおいて、 Si3N4層22−3はP
o1y−St層22−2を前記エツチング液から保護す
る。
る。その結果を第1図(a)に示す。このようにして、
支持層22に支持されたEpi−5iC半導体層12が
表出される。同図は、第1図(d)とは上下が逆転した
状態が示されている。基板10の除去は、前記シリコン
ウェハを1例えば機械的研磨によって200μm程度の
厚さまで除去したのち、残った部分を、弗酸と硝酸の混
合液から成る公知のエツチング液を用いて除去する。こ
のエツチングにおいて、 Si3N4層22−3はP
o1y−St層22−2を前記エツチング液から保護す
る。
上記のようにして表出されたEpi−SiC半専体層1
2上に、公知のSiO□CVD技術を用いて、第1図<
r)に示すように1厚さ3000人程度0層間絶縁層2
4を形成したのち、公知のりソゲラフ技術を用いて。
2上に、公知のSiO□CVD技術を用いて、第1図<
r)に示すように1厚さ3000人程度0層間絶縁層2
4を形成したのち、公知のりソゲラフ技術を用いて。
前記ゲート電極1Gに対向する領域における層間絶縁層
24を選択的に除去する。そして、水蒸気雰囲気14月
000°Cで熱処理することにより1層間絶縁層24を
除去した部分に露出しているEpi−5iC半導体層1
2上に、厚さ約300 人のSiO□膜から成る第2の
ゲート絶縁層26を形成する。
24を選択的に除去する。そして、水蒸気雰囲気14月
000°Cで熱処理することにより1層間絶縁層24を
除去した部分に露出しているEpi−5iC半導体層1
2上に、厚さ約300 人のSiO□膜から成る第2の
ゲート絶縁層26を形成する。
次いで、ゲート絶縁層26および層間絶縁層24上に2
例えばアルミニウム(AI)を公知の薄膜技術を用いて
堆積し、これを公知のりソゲラフ技術を用いて所定形状
にパターンニングする。このようにして、第1図mに示
すように、第2のゲート電極28が形成される。同図に
おいて符号30および32はソース領域18およびドレ
イン領域20にそれぞれ接続されるソース電極およびド
レイン電極である。
例えばアルミニウム(AI)を公知の薄膜技術を用いて
堆積し、これを公知のりソゲラフ技術を用いて所定形状
にパターンニングする。このようにして、第1図mに示
すように、第2のゲート電極28が形成される。同図に
おいて符号30および32はソース領域18およびドレ
イン領域20にそれぞれ接続されるソース電極およびド
レイン電極である。
これらの電極をソース領域18およびドレイン領域20
に接続するために層間絶縁層24に設けられる開口は、
ゲート絶縁層26を形成するために層間絶縁層24に開
口を設ける工程において同時に形成されてもよく、ある
いは、ゲート電極28を形成したのち5図示しないレジ
ストマスク層を用いて、別のリソグラフ工程で形成して
もよい。
に接続するために層間絶縁層24に設けられる開口は、
ゲート絶縁層26を形成するために層間絶縁層24に開
口を設ける工程において同時に形成されてもよく、ある
いは、ゲート電極28を形成したのち5図示しないレジ
ストマスク層を用いて、別のリソグラフ工程で形成して
もよい。
第1のゲート電極16に対する接続電極の形成は。
例えば次のようにして行う。すなわち、第3図に示すよ
うに、あらかじめ設けられているゲート電極延長部16
a上における層間絶縁層24と半4体層12とSiO□
層14a(ゲート絶縁層14と同時に形成されている)
を貫通する開口を設けたのち、公知のSiO,CVD技
術と異方性エツチング技術を用いて、この開口内に厚さ
約3000人の5i02膜から成る側壁34を形成する
。こののち、上記開口を通じてゲート電極延長部16a
に接続する1例えばA1あるいはポリシリコンから成る
接続電極36を形成する。
うに、あらかじめ設けられているゲート電極延長部16
a上における層間絶縁層24と半4体層12とSiO□
層14a(ゲート絶縁層14と同時に形成されている)
を貫通する開口を設けたのち、公知のSiO,CVD技
術と異方性エツチング技術を用いて、この開口内に厚さ
約3000人の5i02膜から成る側壁34を形成する
。こののち、上記開口を通じてゲート電極延長部16a
に接続する1例えばA1あるいはポリシリコンから成る
接続電極36を形成する。
上記開口を形成するために行う層間絶縁層24およびS
iO□M14aのエツチングは公知の技術を用いればよ
い。また、この際の上記Epi−3iC半導体層12の
除去は、 5iC1,を用いる異方性エツチング法によ
り行えばよい。
iO□M14aのエツチングは公知の技術を用いればよ
い。また、この際の上記Epi−3iC半導体層12の
除去は、 5iC1,を用いる異方性エツチング法によ
り行えばよい。
上記の本発明の方法によれば、ソース領域18−ドレイ
ン領域20間のチャネル領域を構成する半導体層12は
、ゲート電極16および28の形成前にエピタキシャル
成長され、したがって良好な結晶性を有しているため、
実用的な特性を有する前記XMOS構造のトランジスタ
が得られる。また、シリコンウェハから成る基板IOは
、ソース領域18およびドレイン領域20が形成されて
いるEpi−SiC半導体層12と選択的に除去できる
ため、容易にその裏面が表出可能であり、 XMOS構
造を安定して形成できる。
ン領域20間のチャネル領域を構成する半導体層12は
、ゲート電極16および28の形成前にエピタキシャル
成長され、したがって良好な結晶性を有しているため、
実用的な特性を有する前記XMOS構造のトランジスタ
が得られる。また、シリコンウェハから成る基板IOは
、ソース領域18およびドレイン領域20が形成されて
いるEpi−SiC半導体層12と選択的に除去できる
ため、容易にその裏面が表出可能であり、 XMOS構
造を安定して形成できる。
なお、基板10としては、半4体層12のエピタキシャ
ル成長が可能でありさえすれば、シリコンウェハに限ら
ず、その他の単結晶基板あるいは非晶質基板を用いるこ
とができ1また。R電性材料。
ル成長が可能でありさえすれば、シリコンウェハに限ら
ず、その他の単結晶基板あるいは非晶質基板を用いるこ
とができ1また。R電性材料。
半導体材料、絶縁性材料のいずれから成るかを問わない
。
。
本発明によれば、短チヤネル化の有力な方法として期待
されている実用的特性を有するXMOS構造のトランジ
スタを安定して製造可能とし、半導体集積回路の高性能
化・高密度化を促進する効果がある。
されている実用的特性を有するXMOS構造のトランジ
スタを安定して製造可能とし、半導体集積回路の高性能
化・高密度化を促進する効果がある。
第1図は本発明の実施例の工程における要部断面図。
第2図はXMO5構造の基本構成を説明するための要部
断面図。 第3図は本発明において第1のゲート電極に対する接続
電極の形成法を説明するための図である。 図において。 7はレジスト層。 IOは基板。 12は手厚体層。 14と26はゲート絶縁層。 14a はSin□層。 16と28はゲート電極。 16aはゲート電極延長部。 18はソース領域。 20はドレイン領域。 22は支持層。 22−1はSing絶縁層。 22−2はPo1y−5i 層。 22−3はSi3N4層。 24は層間絶縁層。 30はソース電極。 32はドレイン電極。 34は側壁。 36は接続電極。 である。 第1 図
断面図。 第3図は本発明において第1のゲート電極に対する接続
電極の形成法を説明するための図である。 図において。 7はレジスト層。 IOは基板。 12は手厚体層。 14と26はゲート絶縁層。 14a はSin□層。 16と28はゲート電極。 16aはゲート電極延長部。 18はソース領域。 20はドレイン領域。 22は支持層。 22−1はSing絶縁層。 22−2はPo1y−5i 層。 22−3はSi3N4層。 24は層間絶縁層。 30はソース電極。 32はドレイン電極。 34は側壁。 36は接続電極。 である。 第1 図
Claims (1)
- 【特許請求の範囲】 基板上に、該基板をエッチング除去するに際して除去
されない材料から成る半導体層をエピタキシャル成長さ
せる工程と、 該半導体層上における所定領域に第1のゲート絶縁層と
第1のゲート電極を順次形成する工程と。 該ゲート電極が形成された該半導体層上の全体に、少な
くとも該基板との界面が絶縁性であり、かつ、その裏面
が該基板をエッチングにより除去する際に除去されない
性質を有している支持層を形成する工程と、 該支持層が形成された該基板をエッチングによって除去
することにより該半導体層を表出させる工程と、 該表出された半導体層上における該ゲート電極に対応す
る領域に第2のゲート絶縁層と第2のゲート電極を順次
形成する工程、 該半導体層の所定領域に不純物を注入してソース/ドレ
イン領域を形成する工程 を含むことを特徴とするMOSトランジスタの製造方法
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63009921A JP2560376B2 (ja) | 1988-01-20 | 1988-01-20 | Mosトランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63009921A JP2560376B2 (ja) | 1988-01-20 | 1988-01-20 | Mosトランジスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01184957A true JPH01184957A (ja) | 1989-07-24 |
JP2560376B2 JP2560376B2 (ja) | 1996-12-04 |
Family
ID=11733556
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63009921A Expired - Lifetime JP2560376B2 (ja) | 1988-01-20 | 1988-01-20 | Mosトランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2560376B2 (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05152332A (ja) * | 1991-11-07 | 1993-06-18 | Fujitsu Ltd | Mosトランジスタおよびその製造方法 |
JP2002280531A (ja) * | 2001-03-19 | 2002-09-27 | Denso Corp | 半導体基板及びその製造方法 |
JP2003204049A (ja) * | 2001-10-30 | 2003-07-18 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
US7361573B2 (en) | 2001-08-10 | 2008-04-22 | Semiconductor Energy Laboratory Co., Ltd. | Method of peeling off and method of manufacturing semiconductor device |
US9202987B2 (en) | 2001-07-16 | 2015-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and peeling off method and method of manufacturing semiconductor device |
US9281403B2 (en) | 2001-08-22 | 2016-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Peeling method and method of manufacturing semiconductor device |
WO2017110267A1 (ja) * | 2015-12-24 | 2017-06-29 | ソニー株式会社 | トランジスタ、半導体装置、電子機器、およびトランジスタの製造方法 |
-
1988
- 1988-01-20 JP JP63009921A patent/JP2560376B2/ja not_active Expired - Lifetime
Cited By (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05152332A (ja) * | 1991-11-07 | 1993-06-18 | Fujitsu Ltd | Mosトランジスタおよびその製造方法 |
JP2002280531A (ja) * | 2001-03-19 | 2002-09-27 | Denso Corp | 半導体基板及びその製造方法 |
US9202987B2 (en) | 2001-07-16 | 2015-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and peeling off method and method of manufacturing semiconductor device |
US10586816B2 (en) | 2001-07-16 | 2020-03-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and peeling off method and method of manufacturing semiconductor device |
US9608004B2 (en) | 2001-07-16 | 2017-03-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and peeling off method and method of manufacturing semiconductor device |
US7361573B2 (en) | 2001-08-10 | 2008-04-22 | Semiconductor Energy Laboratory Co., Ltd. | Method of peeling off and method of manufacturing semiconductor device |
US9281403B2 (en) | 2001-08-22 | 2016-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Peeling method and method of manufacturing semiconductor device |
US9755148B2 (en) | 2001-08-22 | 2017-09-05 | Semiconductor Energy Laboratory Co., Ltd. | Peeling method and method of manufacturing semiconductor device |
US11296131B2 (en) | 2001-08-22 | 2022-04-05 | Semiconductor Energy Laboratory Co., Ltd. | Peeling method and method of manufacturing semiconductor device |
US10529748B2 (en) | 2001-08-22 | 2020-01-07 | Semiconductor Energy Laboratory Co., Ltd. | Peeling method and method of manufacturing semiconductor device |
US9842994B2 (en) | 2001-08-22 | 2017-12-12 | Semiconductor Energy Laboratory Co., Ltd. | Peeling method and method of manufacturing semiconductor device |
US7332381B2 (en) | 2001-10-30 | 2008-02-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
US9620408B2 (en) | 2001-10-30 | 2017-04-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
JP2004153021A (ja) * | 2001-10-30 | 2004-05-27 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
US7994506B2 (en) | 2001-10-30 | 2011-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
US7648862B2 (en) | 2001-10-30 | 2010-01-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
JP2003204049A (ja) * | 2001-10-30 | 2003-07-18 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
US10607883B2 (en) | 2001-10-30 | 2020-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
US8980700B2 (en) | 2001-10-30 | 2015-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
WO2017110267A1 (ja) * | 2015-12-24 | 2017-06-29 | ソニー株式会社 | トランジスタ、半導体装置、電子機器、およびトランジスタの製造方法 |
US11127743B2 (en) | 2015-12-24 | 2021-09-21 | Sony Corporation | Transistor, semiconductor device, electronic apparatus, and method for producing transistor |
Also Published As
Publication number | Publication date |
---|---|
JP2560376B2 (ja) | 1996-12-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7777275B2 (en) | Silicon-on-insulator structures | |
EP0227085B1 (en) | A method of manufacturing igfets having minimal junction depth using epitaxial recrystallization | |
JP3202223B2 (ja) | トランジスタの製造方法 | |
US5328861A (en) | Method for forming thin film transistor | |
US6919238B2 (en) | Silicon on insulator (SOI) transistor and methods of fabrication | |
JP2670563B2 (ja) | 半導体装置の製造方法 | |
US6399429B1 (en) | Method of forming monocrystalline silicon layer, method for manufacturing semiconductor device, and semiconductor device | |
JPH0821613B2 (ja) | Mos装置の分離構造の製造方法 | |
CN100356583C (zh) | 用于制造薄膜半导体器件的方法 | |
US4169746A (en) | Method for making silicon on sapphire transistor utilizing predeposition of leads | |
US4868140A (en) | Semiconductor device and method of manufacturing the same | |
JPH01184957A (ja) | Mosトランジスタの製造方法 | |
JPH02191320A (ja) | 結晶物品及びその形成方法 | |
JPH0563439B2 (ja) | ||
JP2900588B2 (ja) | 結晶物品の形成方法 | |
JPH0445975B2 (ja) | ||
JP3138841B2 (ja) | Mis電界効果半導体装置の製造方法 | |
JP3003598B2 (ja) | 半導体装置の製造方法 | |
JPS59188936A (ja) | 半導体装置の製造方法 | |
KR950003900B1 (ko) | Soi 구조의 반도체 장치 제조 방법 | |
JP2807296B2 (ja) | 半導体単結晶層の製造方法 | |
JPH0113210B2 (ja) | ||
JPS6266619A (ja) | 半導体装置の製造方法 | |
JPS63192223A (ja) | 半導体装置の製造方法 | |
JP2525773B2 (ja) | 半導体装置及びその製造方法 |