JPH01184947A - 半導体集積回路およびその製造方法 - Google Patents
半導体集積回路およびその製造方法Info
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- JPH01184947A JPH01184947A JP1001488A JP1001488A JPH01184947A JP H01184947 A JPH01184947 A JP H01184947A JP 1001488 A JP1001488 A JP 1001488A JP 1001488 A JP1001488 A JP 1001488A JP H01184947 A JPH01184947 A JP H01184947A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はバイポーラトランジスタと相補型ＭＯＳトラン
ジスタとを同一基板上に集積したＢｉ−０ＭＯＳの半導
体集積回路およびその製造方法に関するものである。
ジスタとを同一基板上に集積したＢｉ−０ＭＯＳの半導
体集積回路およびその製造方法に関するものである。
（ロ）従来の技術
半導体集積回路の高性能化、高機能化が進む中で、同一
チップ上にアナログ機能とデジタル機能を共存させる複
合デバイスが注目されつつある。
チップ上にアナログ機能とデジタル機能を共存させる複
合デバイスが注目されつつある。
こうした回路機能の要求を実現させる１つの技術が、バ
イポーラトランジスタとＭＯＳ）ランジスタとを同一半
導体基板上に集積するＢｉ−ＣＭＯＳ技術である。この
技術は、ＭＯ３型集積回路の低消費電力、高集積化と、
バイポーラ型集積回路の高速性、電流駆動能力などの両
者の特徴を活かすことのできるものである。
イポーラトランジスタとＭＯＳ）ランジスタとを同一半
導体基板上に集積するＢｉ−ＣＭＯＳ技術である。この
技術は、ＭＯ３型集積回路の低消費電力、高集積化と、
バイポーラ型集積回路の高速性、電流駆動能力などの両
者の特徴を活かすことのできるものである。
第７図は例えば特開昭５９−１１７１５０号公報に記載
されているような、代表的な従来のＢｉ−ＣＭＯ３半導
体装置を示す断面図である。同図において、（３１）は
Ｐ型半導体基板、（３２）は基板（３１）全面に積層し
て形成したＮ型エピタキシャル層、（３３）は基板（３
１）表面に形成したＮ＋型埋込層、（３４）は基板（３
１）表面に形成したＰ＋型埋込層、（３５）はＰ＋型分
離領域、及び（３６）はＬＯＧＯ５酸化膜、（３７）は
ＮＰＮ トランジスタ（邦）のＰ型ベース領域、（３９
）は同じ＜ Ｎ Ｐ Ｎ トランジスタ（邦）のＮ＋型
エミッタ領域、（４０）はＮ＋型コレクタコンタクト領
域、（４１）はゲート酸化膜、（４２）はゲート電極、
（４３）はＰチャンネル型ＭＯＳトランジスタ（４４）
のＰ型ソース・ドレイン領域、（４５）はＮチャンネル
型ＭＯＳ）−ランジスタ（観）のＰ型ウェル領域、（４
７）はＮチャンネル型ＭｏＳトランジスタのＮ型ソース
・ドレイン領域である。
されているような、代表的な従来のＢｉ−ＣＭＯ３半導
体装置を示す断面図である。同図において、（３１）は
Ｐ型半導体基板、（３２）は基板（３１）全面に積層し
て形成したＮ型エピタキシャル層、（３３）は基板（３
１）表面に形成したＮ＋型埋込層、（３４）は基板（３
１）表面に形成したＰ＋型埋込層、（３５）はＰ＋型分
離領域、及び（３６）はＬＯＧＯ５酸化膜、（３７）は
ＮＰＮ トランジスタ（邦）のＰ型ベース領域、（３９
）は同じ＜ Ｎ Ｐ Ｎ トランジスタ（邦）のＮ＋型
エミッタ領域、（４０）はＮ＋型コレクタコンタクト領
域、（４１）はゲート酸化膜、（４２）はゲート電極、
（４３）はＰチャンネル型ＭＯＳトランジスタ（４４）
のＰ型ソース・ドレイン領域、（４５）はＮチャンネル
型ＭＯＳ）−ランジスタ（観）のＰ型ウェル領域、（４
７）はＮチャンネル型ＭｏＳトランジスタのＮ型ソース
・ドレイン領域である。
（ハ）発明が解決しようとする課題
以上の如き構成のＢｉ−ＣＭＯ３半導体装置に於いて、
同じｈＦｌｌを得るのに前記ベース領域（３７）を低濃
度で深く形成した場合はｈ□のバラツキはベース幅で決
まり、ベース幅のバラツキはベース領域（３７）の拡散
深さに対するエミッタ領域（３９）の拡散深さの比で決
まるので、ｈ□のバラツキは小さくなるが、低濃度であ
るためベース抵抗が大きくなる問題を有している。
同じｈＦｌｌを得るのに前記ベース領域（３７）を低濃
度で深く形成した場合はｈ□のバラツキはベース幅で決
まり、ベース幅のバラツキはベース領域（３７）の拡散
深さに対するエミッタ領域（３９）の拡散深さの比で決
まるので、ｈ□のバラツキは小さくなるが、低濃度であ
るためベース抵抗が大きくなる問題を有している。
一方、Ｐ型ソース・ドレイン領域（４３〉を形成すると
同時にベース領域（３７）を形成し、Ｎ型ソース・ドレ
イン領域（４７）を形成すると同時にエミッタ領域（３
９）を形成する技術があるが、前記ベース領域（３７）
と前記エミッタ領域（３９）の拡散深さが違うので、Ｎ
チャンネル型ＭＯＳトランジスタ（並）とＰチャンネル
型ＭｏＳトランジスタ（４４）のチャンネル長等が違っ
て来る。従ってｇｍや容量等が変化し、夫々の特性が変
化する問題点を有している。
同時にベース領域（３７）を形成し、Ｎ型ソース・ドレ
イン領域（４７）を形成すると同時にエミッタ領域（３
９）を形成する技術があるが、前記ベース領域（３７）
と前記エミッタ領域（３９）の拡散深さが違うので、Ｎ
チャンネル型ＭＯＳトランジスタ（並）とＰチャンネル
型ＭｏＳトランジスタ（４４）のチャンネル長等が違っ
て来る。従ってｇｍや容量等が変化し、夫々の特性が変
化する問題点を有している。
（ニ）課題を解決するための手段
縦型トランジスタ（坪）のベース領域（１０）とコレク
タ領域（９）との接合露出領域を含んだ領域に、ベース
領域（１０）と同導電型の一導電型の拡散領域（１８）
を、前記一導電型のソース・ドレイン領域（１３）を形
成するのと同時に形成し、また逆導電型のＭＯＳ）−ラ
ンジスタ（２〉のソース・ドレイン領域（１７）の形成
と同時に前記縦型トランジスタ（坪）のエミッタ領域（
１１）を形成することで、前記問題点を解決するもので
ある。
タ領域（９）との接合露出領域を含んだ領域に、ベース
領域（１０）と同導電型の一導電型の拡散領域（１８）
を、前記一導電型のソース・ドレイン領域（１３）を形
成するのと同時に形成し、また逆導電型のＭＯＳ）−ラ
ンジスタ（２〉のソース・ドレイン領域（１７）の形成
と同時に前記縦型トランジスタ（坪）のエミッタ領域（
１１）を形成することで、前記問題点を解決するもので
ある。
（＊）作用
前述の如く、一導電型の拡散領域（１８）を前記ベース
領域（１０）とコレクタ領域（９）の接合露出領域に設
けると、ベース領域（１０）表面は高濃度となるため、
ベース抵抗は減少し、ベース領域（１０）表面以外は低
濃度であるのでトランジスタ動作に必要な領域（エミッ
タ領域の真下）の不純物濃度は変化しないので、ｈＦＩ
Ｉは変化しない。
領域（１０）とコレクタ領域（９）の接合露出領域に設
けると、ベース領域（１０）表面は高濃度となるため、
ベース抵抗は減少し、ベース領域（１０）表面以外は低
濃度であるのでトランジスタ動作に必要な領域（エミッ
タ領域の真下）の不純物濃度は変化しないので、ｈＦＩ
Ｉは変化しない。
また前記一導電型の拡散領域（１８）と前記一導電型の
ソース・ドレイン領域（１３）とを、エミッタ領域（１
１）と逆導電型のソース・ドレイン領域（１７）とを同
時に形成し、この拡散領域（１８〉とエミッタ領域（１
１）との拡散深さを同じとすれば、一導電チャンネル型
ＭＯＳＩ−ランジスタ（旦）と逆導電チャンネル型ＭＯ
Ｓトランジスタ（７）のチャンネル長および容量等が近
い値となり夫々のトランジスタの形状が同一となる。
ソース・ドレイン領域（１３）とを、エミッタ領域（１
１）と逆導電型のソース・ドレイン領域（１７）とを同
時に形成し、この拡散領域（１８〉とエミッタ領域（１
１）との拡散深さを同じとすれば、一導電チャンネル型
ＭＯＳＩ−ランジスタ（旦）と逆導電チャンネル型ＭＯ
Ｓトランジスタ（７）のチャンネル長および容量等が近
い値となり夫々のトランジスタの形状が同一となる。
（へ）実施例
以下に本発明の実施例を図面を参照しながら詳述する。
第１図は本発明による半導体集積回路の断面図を示し、
Ｐ型の半導体基板（１）と、この半導体基板（１）上全
面に積層したＮ型のエピタキシャル層（２〉と、前記半
導体基板（１）表面に設けた複数個のＮ”型およびＰ０
型の埋込層（３） 、 （４）と、バイポーラ素子形成
予定領域に対応するＮ＋型の埋込層（３）を囲み前記エ
ピタキシャル層（２）を貫通したＰ９型の分離領域（５
）と、ＭＯＳトランジスタ（６） 、 （７）を夫々分
離する前記エピタキシャル層（２）上に形成したＬＯＣ
Ｏ３９化膜（８〉と、前記分離領域（５〉によって島状
に形成したアイランド（９）と、このアイランド（９）
をコレクタとし前記アイランド（９）表面に形成したＰ
−型のベース領域（１０）およびこのベース領域（１０
）表面に形成したＮ型のエミッタ領域り１１）とで成る
縦型バイポーラトランジスタ（挫）と、前記ＬＯＧＯ３
酸化膜（８）で囲まれた前記エピタキシＡ・ルＭ（２）
表面に形成したＰ型のソース・ドレイン領域（１３）お
よび前記エピタキシャル層（２）表面のゲート絶縁膜（
１４）上に形成したゲート電極（１５）とで成るＰチャ
ンネル型ＭＯＳトランジスタ印〉と、前記ＬＯＧＯ３酸
化膜（８）で囲まれ前記エピタキシャル層（２）表面に
形成したＰ型ウェル領域（１６）およびとのウェル領域
（１６）に形成したＮ型のソース・ドレイン領域（１７
）と前記エピタキシャル層（２）表面のゲート絶縁膜（
１４）上に形成したゲート電極（１５）とで成るＮチャ
ンネル型ＭＯＳトランジスタ（７）とより成り、前記ベ
ース領域（１０）とコレクタ領域（９）との接合露出領
域を含んだ領域に形成し、前記Ｐ型のソース・ドレイン
領域（１３）と同時に形成されるＰ型の拡散領域（１８
）とで構成されている。
Ｐ型の半導体基板（１）と、この半導体基板（１）上全
面に積層したＮ型のエピタキシャル層（２〉と、前記半
導体基板（１）表面に設けた複数個のＮ”型およびＰ０
型の埋込層（３） 、 （４）と、バイポーラ素子形成
予定領域に対応するＮ＋型の埋込層（３）を囲み前記エ
ピタキシャル層（２）を貫通したＰ９型の分離領域（５
）と、ＭＯＳトランジスタ（６） 、 （７）を夫々分
離する前記エピタキシャル層（２）上に形成したＬＯＣ
Ｏ３９化膜（８〉と、前記分離領域（５〉によって島状
に形成したアイランド（９）と、このアイランド（９）
をコレクタとし前記アイランド（９）表面に形成したＰ
−型のベース領域（１０）およびこのベース領域（１０
）表面に形成したＮ型のエミッタ領域り１１）とで成る
縦型バイポーラトランジスタ（挫）と、前記ＬＯＧＯ３
酸化膜（８）で囲まれた前記エピタキシＡ・ルＭ（２）
表面に形成したＰ型のソース・ドレイン領域（１３）お
よび前記エピタキシャル層（２）表面のゲート絶縁膜（
１４）上に形成したゲート電極（１５）とで成るＰチャ
ンネル型ＭＯＳトランジスタ印〉と、前記ＬＯＧＯ３酸
化膜（８）で囲まれ前記エピタキシャル層（２）表面に
形成したＰ型ウェル領域（１６）およびとのウェル領域
（１６）に形成したＮ型のソース・ドレイン領域（１７
）と前記エピタキシャル層（２）表面のゲート絶縁膜（
１４）上に形成したゲート電極（１５）とで成るＮチャ
ンネル型ＭＯＳトランジスタ（７）とより成り、前記ベ
ース領域（１０）とコレクタ領域（９）との接合露出領
域を含んだ領域に形成し、前記Ｐ型のソース・ドレイン
領域（１３）と同時に形成されるＰ型の拡散領域（１８
）とで構成されている。
本構成で最もドープなる所は、前記Ｐ型の拡散領域（１
８）であり、この領域（１８〉を前記ベース領域〈１０
）およびコレクタ領域（９）との接合露出領域を含んだ
領域に形成し、Ｐ型のソース・ドレイン領域（１３）の
形成と同時に形成する。
８）であり、この領域（１８〉を前記ベース領域〈１０
）およびコレクタ領域（９）との接合露出領域を含んだ
領域に形成し、Ｐ型のソース・ドレイン領域（１３）の
形成と同時に形成する。
従って前記拡散領域（１８）は、ベース領域（１０）の
表面に形成されるのでベース抵抗は減少し、トランジス
タの動作に必要なエミッタ領域（１１）の真下は、前記
ベース領域（１０）を形成した時の低濃度のままで、不
純物濃度は変化しないのでｈ□は変化しない。
表面に形成されるのでベース抵抗は減少し、トランジス
タの動作に必要なエミッタ領域（１１）の真下は、前記
ベース領域（１０）を形成した時の低濃度のままで、不
純物濃度は変化しないのでｈ□は変化しない。
また第２図は本発明の半導体集積回路の他の実施例の断
面図であり、第１図の構成に於いて、Ｎ＋型の埋込層（
３）に到達しフレフタ電極（１９）とオーミックコンタ
クトするフレフタ低抵抗領域（２０）が具備されたもの
であり、このコレクタ抵抗領域（２０〉によりコレクタ
抵抗を減少させたものである。
面図であり、第１図の構成に於いて、Ｎ＋型の埋込層（
３）に到達しフレフタ電極（１９）とオーミックコンタ
クトするフレフタ低抵抗領域（２０）が具備されたもの
であり、このコレクタ抵抗領域（２０〉によりコレクタ
抵抗を減少させたものである。
次に第３図Ａ乃至第３図Ｇを参照しながら本発明の半導
体集積回路（第１図）の製造方法を詳述する。
体集積回路（第１図）の製造方法を詳述する。
゛ 先ず第３図Ａに示す如く、不純物濃度が１１０１６
ａｔｏ／ｃｍ”程度のＰ型シリコン半導体基板（１）の
表面に熱酸化膜を形成した後１、Ｎ＋型埋込層（３）の
形成予定領域上の熱酸化膜を周知のホトエツチング技術
で開孔した後、この間孔部を介してＮ型の不純物（アン
チモンやヒ素）をドープする。続いて基板（１）表面上
熱酸化膜における、Ｐ１型の埋込層（４）とＰ＋型の分
離領域り５）の下側拡散層（２１〉の形成予定領域に対
応する領域を開孔し、この間孔部を介してＰ型の不純物
（例えばボロン）をドープする。
ａｔｏ／ｃｍ”程度のＰ型シリコン半導体基板（１）の
表面に熱酸化膜を形成した後１、Ｎ＋型埋込層（３）の
形成予定領域上の熱酸化膜を周知のホトエツチング技術
で開孔した後、この間孔部を介してＮ型の不純物（アン
チモンやヒ素）をドープする。続いて基板（１）表面上
熱酸化膜における、Ｐ１型の埋込層（４）とＰ＋型の分
離領域り５）の下側拡散層（２１〉の形成予定領域に対
応する領域を開孔し、この間孔部を介してＰ型の不純物
（例えばボロン）をドープする。
ここで前記分離領域（５）の下側拡散Ｍ（２１）は、バ
イポーラ素子を接合分離するものであり、Ｎ＋型の埋込
層（３）を囲んで形成され、ＭＯＳトランジスタに対応
するＮ１型の埋込層（３）とＰ１型の埋込層（４）は、
寄生防止をするものである。
イポーラ素子を接合分離するものであり、Ｎ＋型の埋込
層（３）を囲んで形成され、ＭＯＳトランジスタに対応
するＮ１型の埋込層（３）とＰ１型の埋込層（４）は、
寄生防止をするものである。
次に第３図Ｂに示す如く、前記半導体基板（１〉上に周
知の気相成長法によってＮ型のエピタキシャル層（２）
を積層する。
知の気相成長法によってＮ型のエピタキシャル層（２）
を積層する。
ここでエピタキシャル層（２〉を積層する前に、この基
板（１〉表面にある熱酸化膜等をすべて除去し、このエ
ピタキシャル層（２〉の厚さは５〜１０μｍ１比抵抗１
〜５Ω・伽とし、エピタキシャル層（２）の形成中には
、先にドープした不純物の再拡散が普通に行なわれてい
る。
板（１〉表面にある熱酸化膜等をすべて除去し、このエ
ピタキシャル層（２〉の厚さは５〜１０μｍ１比抵抗１
〜５Ω・伽とし、エピタキシャル層（２）の形成中には
、先にドープした不純物の再拡散が普通に行なわれてい
る。
次に第３図Ｃに示す如く、前記エピタキシャル層（２）
表面のＰ＋型埋込層（４）に対応する領域に、Ｎチャン
ネル型ＭＯ３）ランジスタ（７）用のＰ型ウェル領域（
１６〉を形成する不純物（例えばボロン）を、周知の方
法で選択的にイオン注入等の方法でドープする。
表面のＰ＋型埋込層（４）に対応する領域に、Ｎチャン
ネル型ＭＯ３）ランジスタ（７）用のＰ型ウェル領域（
１６〉を形成する不純物（例えばボロン）を、周知の方
法で選択的にイオン注入等の方法でドープする。
ここでイオン注入の条件は、加速電圧８０〜１００Ｋｅ
Ｖ、ドーズｉ １０ ′１〜１０ ”ＣＴｌｌ−”程度
で、適宜選択する。
Ｖ、ドーズｉ １０ ′１〜１０ ”ＣＴｌｌ−”程度
で、適宜選択する。
続いて第３図りに示す如く、基板（１）全体を熱処理し
て先にドープしたボロンをドライブインする。
て先にドープしたボロンをドライブインする。
従って前記下側拡散層（２１）は、前記エピタキシャル
層（２）の半分以上まで上方拡散し、前記ウェル領域（
１６）は、前記Ｐ１型埋込洒（４）に到達するように下
方拡散される。
層（２）の半分以上まで上方拡散し、前記ウェル領域（
１６）は、前記Ｐ１型埋込洒（４）に到達するように下
方拡散される。
次に第３図Ｅに示す如く、先ず前記エピタキシへ・ル層
（２）表面の前記分離領域（２１）の上側拡散層（２２
）に対応する領域に、前記上側拡散層（２２）を形成す
る不純物（例えばボロン）をドープする。
（２）表面の前記分離領域（２１）の上側拡散層（２２
）に対応する領域に、前記上側拡散層（２２）を形成す
る不純物（例えばボロン）をドープする。
そして前記エピタキシャル層（２〉表面に熱酸化膜とシ
リコン窒化膜を順次積層し、このシリコン窒化膜をパタ
ーニングしてＬＯＧＯ５酸化膜（８）を形成するために
耐酸化マスクを形成し、例えば温度１０００°Ｃ，Ｗｅ
ｔ Ｑ、の酸化性雰囲気内でＬＯＣＯ８酸化膜（８〉を
形成する。更に前記熱酸化膜とシリ：１ン窒化膜を除去
してエピタキシャル層（２）を露出し、再度ゲート酸化
膜（１４）となる熱酸化膜を形成し、レジストマスクを
介してイオン注入法でベース領域（１０）を形成する。
リコン窒化膜を順次積層し、このシリコン窒化膜をパタ
ーニングしてＬＯＧＯ５酸化膜（８）を形成するために
耐酸化マスクを形成し、例えば温度１０００°Ｃ，Ｗｅ
ｔ Ｑ、の酸化性雰囲気内でＬＯＣＯ８酸化膜（８〉を
形成する。更に前記熱酸化膜とシリ：１ン窒化膜を除去
してエピタキシャル層（２）を露出し、再度ゲート酸化
膜（１４）となる熱酸化膜を形成し、レジストマスクを
介してイオン注入法でベース領域（１０）を形成する。
ここでイオン注入条件は、ボロンをドーズ量ＩＱ ”〜
ｌ Ｑ ”ｃｍ−”、加速電圧３０〜４０ＫｅＶで処理
される。そしてドライブインされ第３図Ｅの如き構成と
なる。
ｌ Ｑ ”ｃｍ−”、加速電圧３０〜４０ＫｅＶで処理
される。そしてドライブインされ第３図Ｅの如き構成と
なる。
更に第３図Ｆに示す如く、ＣＶＤ法によってノンドープ
の多結晶シリコン層を２５００〜５０００人の厚さで積
層し、更にこの多結晶シリコン層にリンを所定の濃度ま
でドープし、これをＰチャンネル型ＭＯＳトランジスタ
（すおよびＮチャンネル型ＭＯＳトランジスタ（７）の
ゲート電極（１５）とする。ここではシート抵抗が約２
０Ω／口で、このゲート電極り１５）は、プラズマエツ
チングにより選択除去される。更にブロッキングマスク
を基板全体に塗布し、前記ベース領域（１０）とコレク
タ領域（９）の接合露出領域を含んだ領域と、Ｐチャン
ネル型ＭＯＳ）ランジスタ（旦）領域のみを除いてポロ
ンをイオン注入する。
の多結晶シリコン層を２５００〜５０００人の厚さで積
層し、更にこの多結晶シリコン層にリンを所定の濃度ま
でドープし、これをＰチャンネル型ＭＯＳトランジスタ
（すおよびＮチャンネル型ＭＯＳトランジスタ（７）の
ゲート電極（１５）とする。ここではシート抵抗が約２
０Ω／口で、このゲート電極り１５）は、プラズマエツ
チングにより選択除去される。更にブロッキングマスク
を基板全体に塗布し、前記ベース領域（１０）とコレク
タ領域（９）の接合露出領域を含んだ領域と、Ｐチャン
ネル型ＭＯＳ）ランジスタ（旦）領域のみを除いてポロ
ンをイオン注入する。
従って前記接合露出領域にＰ型の拡散領域（１８）が形
成され、またＰチャンネル型ＭｏＳトランジスタ（６）
のソース・ドレイン（１３）が形成される。
成され、またＰチャンネル型ＭｏＳトランジスタ（６）
のソース・ドレイン（１３）が形成される。
最後に第３図Ｇに示す如く、前工程と同じようにブロッ
キングマスクを形成し直し、エミッタ領域（１１）、コ
レクタコンタクト領域（２３）およびＮチャンネル型Ｍ
ＯＳトランジスタ（Ｚ）領域のみを除去して、Ｎ型不純
物であるリンをイオン注入する。
キングマスクを形成し直し、エミッタ領域（１１）、コ
レクタコンタクト領域（２３）およびＮチャンネル型Ｍ
ＯＳトランジスタ（Ｚ）領域のみを除去して、Ｎ型不純
物であるリンをイオン注入する。
従ってエミッタ領域（１１）、コレクタコンタクト領域
（２３）およびＮチャンネル型ＭＯＳトランジスタ（７
）のソース・ドレイン領域（１７）が形成される。
（２３）およびＮチャンネル型ＭＯＳトランジスタ（７
）のソース・ドレイン領域（１７）が形成される。
また図示してないがこの後縦型トランジスタの電極が形
成される。
成される。
本工程の最もドープする所は、前記Ｐ型の拡散領域（１
８）とＰチャンネル型ＭＯＳトランジスタ（す）のソー
ス・ドレイン領域（１３）とを同時に形成し、前記エミ
ッタ領域（１１）とＮチャンネル型ＭＯＳトランジスタ
（７）のソース・ドレイン領域（１７）とを同時に形成
することにある。
８）とＰチャンネル型ＭＯＳトランジスタ（す）のソー
ス・ドレイン領域（１３）とを同時に形成し、前記エミ
ッタ領域（１１）とＮチャンネル型ＭＯＳトランジスタ
（７）のソース・ドレイン領域（１７）とを同時に形成
することにある。
先ずＰ型の拡散領域（１ｊ）は、ベース領域（１０）の
表面領域のみに形成されるので、ベース抵抗を低下させ
ることができ、トランジスタの動作領域となるエミッタ
領域（１１）の真下は低濃度のままであるのでｈ□はほ
とんど変化しない。
表面領域のみに形成されるので、ベース抵抗を低下させ
ることができ、トランジスタの動作領域となるエミッタ
領域（１１）の真下は低濃度のままであるのでｈ□はほ
とんど変化しない。
また図からも判るように、エミッタ領域（１１）とＰ型
の拡散領域（１８）とは拡散深さが同じであるので、前
記Ｐチャンネル型ＭＯＳトランジスタ（６）およびＮチ
ャンネル型ＭＯＳＩ−ランジスタ（７）のゲート長およ
び容量は近い値となり、夫々のトランジスタが同じ形状
に形成できる。
の拡散領域（１８）とは拡散深さが同じであるので、前
記Ｐチャンネル型ＭＯＳトランジスタ（６）およびＮチ
ャンネル型ＭＯＳＩ−ランジスタ（７）のゲート長およ
び容量は近い値となり、夫々のトランジスタが同じ形状
に形成できる。
しかも夫々共用して形成しているので工程を短縮できる
。
。
次に第４図Ａ乃至第４図Ｆを参照しながら、本発明の半
導体集積回路（第１図）の製造方法の他の実施例を説明
する。
導体集積回路（第１図）の製造方法の他の実施例を説明
する。
以下細い説明は前述の工程とほぼ同じであるので省略す
る。
る。
先ず第４図Ａおよび第４図Ｂは、前述の第３図Ａおよび
第３図Ｂと同じであるので省略する。
第３図Ｂと同じであるので省略する。
次に第４図Ｃに示す如く、第３図Ｃでウェル領域（１６
）を形成する不純物をドープする時に、ベース領域（１
０）（更に分離領域（５）の上側拡散層（２２））を形
成する不純物もドープしておく。
）を形成する不純物をドープする時に、ベース領域（１
０）（更に分離領域（５）の上側拡散層（２２））を形
成する不純物もドープしておく。
そして第４図りの如く、熱処理を加えてドライブインす
る。
る。
また第４図Ｅと第４図Ｆは前実施例と同様であるので省
略する。
略する。
更に第５図Ａ乃至第５図Ｆを参照しながら、本発明の半
導体集積回路（第２図）の製造方法の実施例を説明する
。
導体集積回路（第２図）の製造方法の実施例を説明する
。
先ず第５図Ａの工程は、第３図Ａと同様であるので省略
する。
する。
次に第５図Ｂに示す如く、半導体基板（１）上にＮ型の
エピタキシャル層（２）を形成し、Ｐ型ウェル領域（１
６）およびＮ＋型コレクタ低抵抗領域（２０）を形成す
る不純物、ここでは夫々ポロンとリンをドープする。
エピタキシャル層（２）を形成し、Ｐ型ウェル領域（１
６）およびＮ＋型コレクタ低抵抗領域（２０）を形成す
る不純物、ここでは夫々ポロンとリンをドープする。
次に第５図Ｃの如く、基板（１）全体を加熱処理してド
ライブインする。
ライブインする。
従ってウェル領域（１６）およびフレフタ低抵抗領域（
２０）は下側へ拡散し、分離領域（５）の下側拡散領域
（２１）およびＮ＋型およびＰ＋型の埋込領域（３〉。
２０）は下側へ拡散し、分離領域（５）の下側拡散領域
（２１）およびＮ＋型およびＰ＋型の埋込領域（３〉。
（４〉が上側へ拡散される。
以下第５図り乃至第５図Ｆは第３図で説明した工程と同
様であるので省略する。
様であるので省略する。
本実施例は第２図よりも判るように、第１図にコレクタ
低抵抗領域（２０）を設けたものであるが、ウェル領域
（１６）と同時に形成する（ドープする工程は不純物が
異なるので別工程であるが）ので充分にＮ′″型の埋込
層（３）に到達し、ドライブイン工程も共用できるので
工程が短かくなる。
低抵抗領域（２０）を設けたものであるが、ウェル領域
（１６）と同時に形成する（ドープする工程は不純物が
異なるので別工程であるが）ので充分にＮ′″型の埋込
層（３）に到達し、ドライブイン工程も共用できるので
工程が短かくなる。
最後に第６図Ａ乃至第６図Ｆを参照しながら、本発明の
半導体集積回路（第２図）の製造方法の他の実施例を説
明する。
半導体集積回路（第２図）の製造方法の他の実施例を説
明する。
第６図Ａおよび第６図Ｂは、第３図Ａおよび第３図Ｂと
同様であるので省略する。
同様であるので省略する。
次に第６図Ｃを説明する。ここではエピタキシャル層（
２）表面に、Ｐ”型ウェル領域（１６）、Ｐ型ベース領
域（１０）および「型コレクタ低抵抗領域（２０）を形
成する不純物をドープしている。
２）表面に、Ｐ”型ウェル領域（１６）、Ｐ型ベース領
域（１０）および「型コレクタ低抵抗領域（２０）を形
成する不純物をドープしている。
続いて第６図りの如く、基板（１〉全体を加熱処理して
ドライブインしている。
ドライブインしている。
従って前記ウェル領域（１６）、ベース領域（１０）お
よびコレクタ低抵抗領域（２０）は、ドープする工程以
外は共用できるので工程が簡略化できる。
よびコレクタ低抵抗領域（２０）は、ドープする工程以
外は共用できるので工程が簡略化できる。
また第６図Ｅおよび第６図Ｆは第３図で説明した内容と
同様であるので省略する。
同様であるので省略する。
（ト）発明の効果
以上の説明からも明らかな如く、トランジスタとして動
作するエミッタ領域（１１）の真下は低濃度であり、し
かも前記接合部露出領域を含む領域にＰ型の拡散領域（
１８）が形成されるので、ベース抵抗が小さくしかもり
、のバラツキが少ない半導体集積回路が実現できる。
作するエミッタ領域（１１）の真下は低濃度であり、し
かも前記接合部露出領域を含む領域にＰ型の拡散領域（
１８）が形成されるので、ベース抵抗が小さくしかもり
、のバラツキが少ない半導体集積回路が実現できる。
更にはＰ型の拡散領域（１８）とＰチャンネル型ＭＯＳ
トランジスタ（すのソース・ドレイン領域（１３）、エ
ミッタ領域（１１）とＮチャンネル型ＭＯＳトランジス
タ（Ｚ）のソース・ドレイン領域（１７）とを夫々共用
することで、夫々のゲート長および容量等が近い値とな
り、形状が同一でしかも工程数が短かいので低コスト化
が実現できる。
トランジスタ（すのソース・ドレイン領域（１３）、エ
ミッタ領域（１１）とＮチャンネル型ＭＯＳトランジス
タ（Ｚ）のソース・ドレイン領域（１７）とを夫々共用
することで、夫々のゲート長および容量等が近い値とな
り、形状が同一でしかも工程数が短かいので低コスト化
が実現できる。
第１図および第２図は本発明の半導体集積回路の断面図
、第３図Ａ乃至第３図Ｇおよび第４図Ａ乃至第４図Ｆは
第１図の半導体集積回路の製造方法を示す断面図、第５
図Ａ乃至第５図Ｆおよび第６図Ａ乃至第６図Ｆは第２図
の半導体集積回路の製造方法を示す断面図、第７図は従
来の半導体集積回路の断面図である。 （２）・・・エピタキシャル層、（３）、（４）・・・
埋込層、 怖）・・・Ｐチャンネル型トランジスタ、（
２）・・・Ｎチャンネル型トランジスタ、（１０）・・
・ベース領域、 （１１）・・・エミッタ領域、 （坪
）・・・縦型トランジスタ、（１３）、（１７）・・・
ソース・ドしイン領域、 （１６）・・・ウェル領域、
（１８）・・・Ｐ型の拡散領域、 （２０）・・・コ
レクタ低抵抗領域。
、第３図Ａ乃至第３図Ｇおよび第４図Ａ乃至第４図Ｆは
第１図の半導体集積回路の製造方法を示す断面図、第５
図Ａ乃至第５図Ｆおよび第６図Ａ乃至第６図Ｆは第２図
の半導体集積回路の製造方法を示す断面図、第７図は従
来の半導体集積回路の断面図である。 （２）・・・エピタキシャル層、（３）、（４）・・・
埋込層、 怖）・・・Ｐチャンネル型トランジスタ、（
２）・・・Ｎチャンネル型トランジスタ、（１０）・・
・ベース領域、 （１１）・・・エミッタ領域、 （坪
）・・・縦型トランジスタ、（１３）、（１７）・・・
ソース・ドしイン領域、 （１６）・・・ウェル領域、
（１８）・・・Ｐ型の拡散領域、 （２０）・・・コ
レクタ低抵抗領域。
Claims (6)
- （１）一導電型の半導体基板と、この基板上に形成した
逆導電型のエピタキシャル層と、前記基板表面に形成し
た一導電型および逆導電型の埋込層と、バイポーラ素子
形成予定領域に対応する前記逆導電型の埋込層を囲み前
記エピタキシャル層を貫通した一導電型の分離領域と、
ＭＯＳ素子を夫々分離する前記エピタキシャル層上に形
成した選択分離領域と、前記分離領域によって島状に形
成したアイランドと、このアイランドをコレクタとし前
記アイランド表面に形成した一導電型で低濃度のベース
領域およびこのベース領域表面に形成した逆導電型のエ
ミッタ領域で形成する縦型バイポーラトランジスタと、
前記選択分離領域で囲まれた前記エピタキシャル層表面
に形成した一導電型のソース・ドレイン領域および前記
エピタキシャル層表面のゲート絶縁膜上に形成したゲー
ト電極とで成る一導電チャンネル型ＭＯＳトランジスタ
と、前記選択分離領域で囲まれた前記エピタキシャル層
表面に形成した一導電型のウェル領域およびこのウェル
領域に形成した逆導電型のソース・ドレイン領域と前記
エピタキシャル層表面のゲート絶縁膜上に形成したゲー
ト電極とで成る逆導電チャンネル型ＭＯＳトランジスタ
とを具備すると共に、前記ベース領域とコレクタ領域と
の接合露出領域を含んだ領域に形成し、前記一導電型の
ソース・ドレイン領域と同時に形成される一導電型の拡
散領域とを具備することを特徴とする半導体集積回路。 - （２）バイポーラ素子形成領域の埋込層に到達し、コレ
クタ電極とオーミックコンタクトするコレクタ低抵抗領
域を具備する請求項（１）記載の半導体集積回路。 - （３）一導電型の半導体基板表面に逆導電型の埋込層、
一導電型の埋込層および縦型トランジスタに対応する逆
導電型の埋込層を囲んで一導電型の分離領域の下側拡散
層を形成する２種類の不純物をドープする工程と、 前記基板上に逆導電型のエピタキシャル層を形成する工
程と、 前記エピタキシャル層表面に一導電型のウェル領域の不
純物をドープする工程と、 前記半導体基板全体を加熱処理して前記下側拡散層を前
記エピタキシャル層の半分以上まで上方拡散し、同時に
前記ウェル領域を下方拡散する工程と、 前記エピタキシャル層表面に前記分離領域の上側拡散層
の不純物をドープし、前記下側拡散層に到達させてアイ
ランド領域を形成する工程と、前記エピタキシャル層表
面のアイランド領域に縦型トランジスタの一導電型のベ
ース領域を形成する工程と、 前記エピタキシャル層表面および前記ウェル領域に夫々
一導電チャンネル型ＭＯＳトランジスタおよび逆導電チ
ャンネル型ＭＯＳトランジスタのゲート電極を形成する
工程と、 前記一導電チャンネル型ＭＯＳトランジスタおよび逆導
電チャンネル型ゲート電極をマスクとして夫々一導電型
および逆導電型の不純物をイオン注入し、夫々一導電チ
ャンネル型ＭＯＳトランジスタのソース・ドレイン領域
と逆導電チャンネル型ＭＯＳトランジスタのソース・ド
レイン領域を形成すると共に、 前記一導電チャンネル型ＭＯＳトランジスタのソース・
ドレイン領域の形成と同時に前記縦型トランジスタのベ
ース領域とコレクタ領域との接合部が露出する領域を含
んだ領域に一導電型の拡散領域を形成し、且つ前記逆導
電型のＭＯＳトランジスタのソース・ドレイン領域の形
成と同時に前記縦型トランジスタのエミッタ領域を形成
する工程とを具備することを特徴とする半導体集積回路
の製造方法。 - （４）縦型トランジスタの一導電型のベース領域を形成
すると同時に逆導電チャンネル型ＭＯＳトランジスタの
ウェル領域を形成する請求項（３）記載の半導体集積回
路の製造方法。 - （５）ウェル領域および下側拡散層を加熱処理より拡散
する前に、一導電型のウェル領域の不純物をドープする
と共に前記エピタキシャル層表面に逆導電型のコレクタ
低抵抗領域の不純物をドープする請求項（３）記載の半
導体集積回路の製造方法。 - （６）縦型トランジスタの一導電型のベース領域を形成
すると同時に逆導電チャンネル型ＭＯＳトランジスタの
ウェル領域を形成する請求項（５）記載の半導体集積回
路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63010014A JP2708764B2 (ja) | 1988-01-20 | 1988-01-20 | 半導体集積回路およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63010014A JP2708764B2 (ja) | 1988-01-20 | 1988-01-20 | 半導体集積回路およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01184947A true JPH01184947A (ja) | 1989-07-24 |
| JP2708764B2 JP2708764B2 (ja) | 1998-02-04 |
Family
ID=11738539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63010014A Expired - Fee Related JP2708764B2 (ja) | 1988-01-20 | 1988-01-20 | 半導体集積回路およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2708764B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56152258A (en) * | 1980-04-25 | 1981-11-25 | Hitachi Ltd | Bipolar transistor and semiconductor integrated circuit device having mis type fet |
| JPS5946059A (ja) * | 1982-09-09 | 1984-03-15 | Matsushita Electric Ind Co Ltd | 半導体集積回路の製造方法 |
| JPS6072255A (ja) * | 1983-09-28 | 1985-04-24 | Toshiba Corp | 半導体集積回路装置およびその製造方法 |
-
1988
- 1988-01-20 JP JP63010014A patent/JP2708764B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56152258A (en) * | 1980-04-25 | 1981-11-25 | Hitachi Ltd | Bipolar transistor and semiconductor integrated circuit device having mis type fet |
| JPS5946059A (ja) * | 1982-09-09 | 1984-03-15 | Matsushita Electric Ind Co Ltd | 半導体集積回路の製造方法 |
| JPS6072255A (ja) * | 1983-09-28 | 1985-04-24 | Toshiba Corp | 半導体集積回路装置およびその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP2708764B2 (ja) | 1998-02-04 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |