JPH01178199A - Static type semiconductor storage device - Google Patents

Abstract

PURPOSE:To reduce a chip size by causing a pair of adjoining bit lines to be common with respective two memory cells to be adjoining in a row direction. CONSTITUTION:For two adjoining memory cells, bit lines are commonly used. For example, respective memory cells MC10 and MC00 in 0-th column are commonly connected to bit lines BL0 and BL1, respective memory cells MC11 and MC01 in a first column are commonly connected to bit lines BL1 and BL2, and the bit line BL1 of one side is made common to respective memory cells MC10 and MC00 in the 0-th column. In the same way, respective memory cell MC12 and MC02 in a second column are commonly connected to bit lines BL2 and BL3, and the bit line BL2 of one side is made common to respective memory cells MC11 and MC01 in the first column. Thus, the chip size can be reduced.

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はデータの書込み、読出しが可能なランダムア
クセス方式のスタティック型半導体記憶装置に係り、特
に集積回路化する際のチップサイズの縮小を図ることが
できる半導体記憶装置に関する。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application Field) The present invention relates to a random access type static semiconductor memory device in which data can be written and read. The present invention relates to a semiconductor memory device whose size can be reduced.

（従来の技術） データの書込み、読出しを行なうランダムアクセス方式
のスタティック型半導体記憶装置（以下、ＳＲＡＭと称
する）におけるメモリセルアレイは、従来、第８図の回
路図に示すように構成されている。図中、ＭＣはそれぞ
れスタティック型メモリセルであり、メモリセルアレイ
内には複数のメモリセルが行列状に配置されている。そ
して、同一行に配置されたメモリセルは１木のワード線
ＷＬに共通に接続されており、同一列に配置されたメモ
リセルは１対のビット線ＢＬ、ＢＬに共通に接続されて
いる。(Prior Art) A memory cell array in a random access type static semiconductor memory device (hereinafter referred to as SRAM) that writes and reads data has conventionally been configured as shown in the circuit diagram of FIG. In the figure, each MC is a static memory cell, and a plurality of memory cells are arranged in rows and columns in the memory cell array. The memory cells arranged in the same row are commonly connected to one word line WL, and the memory cells arranged in the same column are commonly connected to a pair of bit lines BL, BL.

このような構成のメモリセルアレイでは、図示しないロ
ウデコーダからのデコード出力で１本のワード線ＷＬが
駆動されることにより１行分のメモリセルＭＣが同時に
選択され、かつ図示しないカラムデコーダからのデコー
ド出力で１対のビット線ＢＬ、ＢＬが選択され、この選
択された１対のビット線と駆動されたワード線とが交差
する位置のメモリセルに対してデータの書き込み、もし
くはメモリセルからデータの読み出しが行われる。In a memory cell array having such a configuration, memory cells MC for one row are simultaneously selected by driving one word line WL with decode output from a row decoder (not shown), and decode output from a column decoder (not shown) A pair of bit lines BL and BL are selected at the output, and data is written to the memory cell at the intersection of the selected pair of bit lines and the driven word line, or data is transferred from the memory cell. Reading is performed.

上記のようなメモリセルアレイでは、Ｍ行でかつ各行に
メモリセルをＮ個配置する場合に、ビット線はＮ対、す
なわち２ＸＮ本を設ける必要があり、ワード線はＭ本を
設ける必要がある。In the above-described memory cell array, when there are M rows and N memory cells are arranged in each row, it is necessary to provide N pairs of bit lines, that is, 2×N, and M word lines.

ところで、集積回路化されたＳＲＡＭではメモリセルア
レイ内に１０００個以上のメモリセルが設けられており
、ＬＳＩ全体のチップサイズはメモリセルアレイの面積
に大きく影響される。従って、メモリセルアレイの占有
面積を小さくすることはＬＳＩの開発にとって大きな課
題となっているが、メモリセルを構成する素子、例えば
トランジスタこのように従来のスタティック型半導体記
憶装置では集積回路化する際のチップサイズの縮小化が
容易に図れないという問題がある。　。Incidentally, in an integrated circuit SRAM, more than 1000 memory cells are provided in a memory cell array, and the chip size of the entire LSI is greatly influenced by the area of the memory cell array. Therefore, reducing the area occupied by a memory cell array is a major issue in the development of LSI, but the elements that make up the memory cell, such as transistors, are difficult to integrate when integrated circuits in conventional static semiconductor memory devices. There is a problem in that the chip size cannot be easily reduced. .

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、従来に比べてチップサイズの縮小化
を図ることができるスタティック型半導体記憶装置を提
供することにある。The present invention has been made in consideration of the above-mentioned circumstances, and its object is to provide a static semiconductor memory device whose chip size can be reduced compared to the prior art.

この発明のスタティック型半導体記憶装置は、行方向で
隣接した各２個のメモリセルで隣合う１対のビット線を
共通にしたことを特徴とする。The static semiconductor memory device of the present invention is characterized in that each two memory cells adjacent in the row direction share a pair of adjacent bit lines.

（作用） この発明のスタティック型半導体記憶装置では、隣合う
各２個のメモリセル毎にビット線を共通に使用すること
によりビット線の配線本数を削減している。(Function) In the static semiconductor memory device of the present invention, the number of bit line wirings is reduced by using a common bit line for each two adjacent memory cells.

また、２個のメモリセル毎にビット線を共通に使用する
ようにしているので、行方向で隣接した各２個のメモリ
セルでは互いに異なる選択線の信号に基づいてデータの
読出し、書込み制御を行なう。In addition, since a bit line is commonly used for every two memory cells, data read and write control is performed in each two memory cells adjacent in the row direction based on signals on different selection lines. Let's do it.

（実施例） 以下、図面を参照してこの発明の半導体記憶装置を実施
例により説明する。(Embodiments) Hereinafter, a semiconductor memory device of the present invention will be described by way of embodiments with reference to the drawings.

第１図はこの発明に係るスタティック型半導体記憶装置
（ＳＲＡＭ）の一実施例によるメモリセルアレイの構成
を示す回路図である。図中、ＭＣはそれぞれスタティッ
ク型メモリセルであり、メモリセルアレイ内には複数の
メモリセルが行列状に配置されている。そして、同一行
に配置されたメモリセルは行方向で１個おきにそれぞれ
異なるワード線ＷＬＩ　　（ｉ−０，１，・・・）通に
接続されている。例えば、図中、最も下に位置する０行
目ではメモリセルＭＣ００１ＭＣＯ２・・・がワード線
ＷＬＯに共通に接続されており、メモリセルＭ　Ｃ［１
１，・・・がワード線ＷＬＩに共通に接続されている。FIG. 1 is a circuit diagram showing the configuration of a memory cell array according to an embodiment of a static semiconductor memory device (SRAM) according to the present invention. In the figure, each MC is a static memory cell, and a plurality of memory cells are arranged in rows and columns in the memory cell array. The memory cells arranged in the same row are connected to different word lines WLI (i-0, 1, . . . ) every other memory cell in the row direction. For example, in the 0th row located at the bottom in the figure, memory cells MC001MCO2... are commonly connected to the word line WLO, and memory cells MC[1
1, . . . are commonly connected to the word line WLI.

また、同一列に配置されたメモリセルは前記１対のビッ
ト線ＢＬ、ＢＬに共通に接続されるものであるが、行方
向で隣接した各２個のメモリセルでは隣合うビット線Ｂ
ＬとＢＬが共通化されている。従って、図中、最も左に
位置する０列目の各メモリセルはビット線ＢＬＯとＢＬ
Ｉとに共通接続されており、１列目の各メモリセルはビ
ット線ＢＬＩとＢＬ２とに共通接続され、一方のビット
線ＢＬＩが０列目の各メモリセルと共通化されている。Further, memory cells arranged in the same column are commonly connected to the pair of bit lines BL, BL, but two memory cells adjacent in the row direction are connected to the adjacent bit line B.
L and BL are shared. Therefore, each memory cell in the 0th column located on the leftmost side in the figure is connected to the bit line BLO and BL.
Each memory cell in the first column is commonly connected to bit lines BLI and BL2, and one bit line BLI is commonly connected to each memory cell in the 0th column.

同様に、２列目の各メモリセルはビット線ＢＬ２とＢＬ
３とに共通接続され、一方のビット線ＢＬ２が１列目の
各メモリセルと共通化されている。Similarly, each memory cell in the second column is connected to bit lines BL2 and BL.
One bit line BL2 is commonly connected to each memory cell in the first column.

第２図は上記第１図のメモリセルアレイを構成する各ス
タティック型メモリセルＭＣの具体的な構成を示す回路
図である。このメモリセルは通常、良く使用される形式
のものであり、ＣＭＯ５型もしくは高抵抗を負荷に使用
したＥ／Ｒ型の２個のインバータ■１、Ｉ２の入出力端
子間を交差接続して構成されるフリップフロップ１３と
、このフリップフロップ１３内の相補データを記憶する
ノード１４、１５の一方のノード１４とビット線ＢＬｊ
との間に挿入され、対応するワード線ＷＬの信号でスイ
ッチ制御されるＮチャネルＭＯＳトランジスタ１６と、
他方のノード１５とビット線ＢＬｊ　＋１との間に挿入
され、対応するワード線ＷＬの信号でスイ・ソチ制御さ
れるＮチャネルＭＯＳトランジスタ１７とから構成され
ている。FIG. 2 is a circuit diagram showing a specific configuration of each static type memory cell MC constituting the memory cell array shown in FIG. 1. This memory cell is usually of a commonly used type, and is constructed by cross-connecting the input and output terminals of two CMO5 type or E/R type inverters using high resistance as load. A flip-flop 13, one of nodes 14 and 15 storing complementary data in this flip-flop 13, and a bit line BLj
an N-channel MOS transistor 16 inserted between the two and controlled by a signal on the corresponding word line WL;
It is composed of an N-channel MOS transistor 17 inserted between the other node 15 and bit line BLj+1 and controlled by the signal of the corresponding word line WL.

このような構成のメモリセルアレイにおいて、メモリセ
ルＭ　Ｃ００に対するアクセス（データの書込みもしく
は読み出し）を行なう際には、図示しないロウデコーダ
からのデコード出力により１本のワード線ＷＬＯが駆動
される。これにより０行目ではメモリセルＭＣ０Ｏ，Ｍ
ＣＯ２，・・・が１個おきに選択され、かつ図示しない
カラムデコーダからのデコード出力でビット線ＢＬＯ１
ＢＬ１が選択される。この後、選択されたビット線ＢＬ
Ｏ１ＢＬｌとワード線ＷＬＯとが交差する位置のメモリ
セルＭ　Ｃ００に対してデータの書き込み、もしくはメ
モリセルからデータの読み出しが行われる。In the memory cell array having such a configuration, when accessing (writing or reading data) to the memory cell M C00, one word line WLO is driven by a decode output from a row decoder (not shown). As a result, in the 0th row, memory cells MC0O, M
CO2, . . . are selected every other time, and the bit line BLO1 is
BL1 is selected. After this, the selected bit line BL
Data is written to or read from the memory cell MC00 at the intersection of O1BLl and word line WLO.

上記のようなメモリセルアレイでは、Ｍ行でかつ各行に
メモリセルをＮ個配置する場合に、ビット線はＮ＋１本
設ければよい。In the memory cell array as described above, when there are M rows and N memory cells are arranged in each row, N+1 bit lines may be provided.

ところで、上記のようなメモリセルアレイを集積化する
場合に、通常、ビット線はアルミニウム等の金属配線で
実現され、ワード線はＭＯＳトランジスタのゲート電極
である多結晶シリコン配線で実現される。そして金属配
線からなる各ビット線をメモリセルと接続する際には、
前記第２図中のＮチャネルＭＯＳトランジスタＩＬ　１
７のソース・ドレインの一方の拡散領域とコンタクト（
接続）を取る必要があり、このコンタクト部分では広い
面積が必要になる。上記実施例のメモリセルアレイでは
ビット線の本数が従来よりも削減されており、コンタク
トの数も削減されるので、その分だけメモリセルアレイ
の占有面積を縮小することができる。By the way, when integrating the above-mentioned memory cell array, the bit lines are usually realized with metal interconnections such as aluminum, and the word lines are realized with polycrystalline silicon interconnections, which are the gate electrodes of MOS transistors. When connecting each bit line made of metal wiring to a memory cell,
N-channel MOS transistor IL1 in FIG.
Contact (
(connection), and this contact portion requires a large area. In the memory cell array of the above embodiment, the number of bit lines and the number of contacts are reduced compared to the conventional one, so that the area occupied by the memory cell array can be reduced accordingly.

しかし、この実施例ではワード線の数は従来の２倍に増
加する。ところが、このワード線は上記のように通常は
多結晶シリコン配線で実現されており、各メモリセル内
を単に通過するだけなので、ワード線の数の増加による
メモリセルアレイの占有面積の増大はわずかに押さえる
ことができる。However, in this embodiment, the number of word lines is doubled compared to the conventional one. However, as mentioned above, these word lines are usually realized with polycrystalline silicon interconnects and simply pass through each memory cell, so the increase in the number of word lines only slightly increases the area occupied by the memory cell array. It can be held down.

従って、ビット線の数が削減されることにより、従来に
比べてチップサイズの縮小化を図ることができる。Therefore, by reducing the number of bit lines, the chip size can be reduced compared to the conventional technology.

第３図は上記第１図の構成のメモリセルアレイを使用し
たこの発明のスタティック型半導体記憶装置の全体の構
成を示す回路図である。図において、２０はメモリセル
ＭＣが行方向で８個ずつ、列方向でＭ個ずつそれぞれ配
置されたメモリセルアレイである。FIG. 3 is a circuit diagram showing the overall structure of a static semiconductor memory device of the present invention using the memory cell array having the structure shown in FIG. 1. In the figure, 20 is a memory cell array in which eight memory cells MC are arranged in the row direction and M memory cells MC are arranged in the column direction.

上記メモリセルアレイ２０に接続されたワード線ＷＬＯ
〜ＷＬＭはロウアドレスＡＲが入力されるロウデコーダ
２１により選択的に駆動される。Word line WLO connected to the memory cell array 20
~WLM are selectively driven by the row decoder 21 to which the row address AR is input.

上記メモリセルアレイ２０内の９本のビ・ソト線ＢＬＯ
〜ＢＬ８それぞれと論理Ｈレベルに対応した電源電位ｖ
ＤＤとの間にはそれぞれプリチャージ用の各Ｐチャネル
ＭＯ３！−ランジスタ２２が接続されており、これら各
トランジスタ２２のゲートにはプリチャージ時に活性化
されるノくルス信号φＰＣが並列に入力されるようにな
っている。また、これら９本のビット線ＢＬＯ〜ＢＬ８
とノードＮｌ、Ｎ２との間にはカラムデコーダ・スイッ
チ回路２３が設けられている。Nine bi-soto lines BLO in the memory cell array 20
~Power supply potential v corresponding to each of BL8 and logic H level
Each P channel MO3 for precharging is connected between the DD and the DD. - transistors 22 are connected, and a pulse signal φPC activated during precharging is input in parallel to the gates of these transistors 22. In addition, these nine bit lines BLO to BL8
A column decoder/switch circuit 23 is provided between the nodes Nl and N2.

上記カラムデコーダ・スイッチ回路２３内には８本のカ
ラム選択線Ｃ３Ｏ−ＣＳ７が設けられており、これらカ
ラム選択線はカラムアドレスＡＣが入力されるカラムデ
コーダ２４のデコード出力により選択的に駆動される。Eight column selection lines C3O-CS7 are provided in the column decoder/switch circuit 23, and these column selection lines are selectively driven by the decoded output of the column decoder 24 to which the column address AC is input. .

さらに、このカラムデコーダ・スイッチ回路２３内では
、上記ビット線ＢＬＯと上記ノードＮｌとの間及びビッ
ト線ＢＬＩと上記ノードＮ２との間には２個を１組とす
るＮチャネルＭＯ５）ランジスタ２５−０が、上記ビッ
ト線ＢＬＩと上記ノードＮ１との間及びビット線ＢＬ２
と上記ノードＮ２との間には２個を１組とするＮチャネ
ルＭＯＳトランジスタ２５−１がそれぞれ挿入されてお
り、以下同様にビット線ＢＬ７と上記ノードＮ１との間
及びビット線ＢＬ８と上記ノードＮ２との間には２個を
１組とするＮチャネルＭＯＳトランジスタ２５−８がそ
れぞれ挿入されている。Further, within this column decoder/switch circuit 23, a set of two N-channel MO transistors 25- 0 between the bit line BLI and the node N1 and the bit line BL2
A set of two N-channel MOS transistors 25-1 are inserted between the node N2 and the node N2, and similarly between the bit line BL7 and the node N1 and between the bit line BL8 and the node N2. N-channel MOS transistors 25-8, each consisting of two N-channel MOS transistors 25-8, are inserted between N2 and N2.

上記ノードＮｌ及びノードＮ２には上記メモリセルアレ
イ２０で選択されたメモリセルに対するデータの書き込
み、読み出しを行なうリード・ライト回路３０が接続さ
れている。このリード・ライト回路３０は、端子３１に
印加される書き込みデータを反転するインバータ３２、
データ書き込み時に活性化されるパルス信号φＷ及びそ
の逆相信号に同期して上記インバータ３２の出力を反転
し上記ノードＮ１に供給するクロックドインバータ３３
、端子３１に印加されるデータをパルス信号φＷ及びそ
の逆相信号に同期して反転し上記ノードＮ２に供給する
クロックドインバータ３４、上記ノードＮｌのデータを
反転するインバータ３５、データ読み−出し時に活性化
されるパルス信号φＲ及びその逆相信号に同期して上記
インバータ３５の出力を反転し上記端子３１に読み出し
データとして出力するクロックドインバータ３６、上記
ノードＮｌ　、Ｎ２　とＶＤＤとの間に接続され前記パ
ルス信号φＰＣがゲートに入力されるノードＮｌ　、Ｎ
２のプリチャージ用の２個のＰチャネルＭＯＳトランジ
スタ３７とから構成されている。A read/write circuit 30 for writing and reading data to and from a selected memory cell in the memory cell array 20 is connected to the nodes Nl and N2. This read/write circuit 30 includes an inverter 32 that inverts write data applied to a terminal 31;
A clocked inverter 33 inverts the output of the inverter 32 and supplies it to the node N1 in synchronization with the pulse signal φW activated during data writing and its opposite phase signal.
, a clocked inverter 34 that inverts the data applied to the terminal 31 in synchronization with the pulse signal φW and its opposite phase signal and supplies it to the node N2, an inverter 35 that inverts the data at the node Nl, and when reading data. A clocked inverter 36 that inverts the output of the inverter 35 in synchronization with the activated pulse signal φR and its opposite phase signal and outputs it as read data to the terminal 31, connected between the nodes Nl, N2 and VDD. and the nodes Nl and N to which the pulse signal φPC is input to the gates
2 and two P-channel MOS transistors 37 for precharging.

第４図は、上記第３図のＳＲＡＭでデータの書き込みを
行なう際の動作を示すタイミングチャートである。この
とき、アドレス入力は００・・・０であり、このときメ
モリセルＭ　Ｃ００が選択されたとする。またこのメモ
リセルＭ　ＣＤＯの初期状態として、ノード１４（第２
図に図示）がＬレベルに、ノード１５（第２図に図示）
がＨレベルにそれぞれ設定されているとする。まず、第
４図中の時刻ｔ。FIG. 4 is a timing chart showing the operation when writing data in the SRAM shown in FIG. 3 above. At this time, it is assumed that the address input is 00...0 and that the memory cell MC00 is selected at this time. Further, as the initial state of this memory cell MCDO, node 14 (second
node 15 (shown in FIG. 2) is at L level.
It is assumed that each of them is set to H level. First, time t in FIG.

でアドレスが入力される。また、この時刻にパルス信号
φＰＣが活性化され、各ビット線に接続されたプリチャ
ージ用のトランジスタ２２が導通し、全てのビット線が
Ｈレベルにプリチャージされる。The address is entered. Further, at this time, the pulse signal φPC is activated, the precharging transistor 22 connected to each bit line becomes conductive, and all the bit lines are precharged to H level.

このとき、全てのワード線はＬレベルである。At this time, all word lines are at L level.

時刻ｔ１に信号φＰＣの活性化が終了し、ロウデコーダ
１２により１本のワード線ＷＬＯの駆動が開始されると
、このワード線に接続されているメモリセルＭ　Ｃ００
のノード１４がビット線ＢＬＯに、ノード１５がビット
線ＢＬＩに接続される。このため、ビット線ＢＬＯがＬ
レベルに放電される。When the activation of the signal φPC ends at time t1 and the row decoder 12 starts driving one word line WLO, the memory cell M C00 connected to this word line
Node 14 is connected to bit line BLO, and node 15 is connected to bit line BLI. Therefore, the bit line BLO is low.
discharged to the level.

時刻ｔ２になると、データ書き込み用のパルス信号φＷ
が活性化され、リード・ライト回路３０内のクロックド
インバータ３３と３４が動作を開始する。At time t2, a pulse signal φW for data writing is activated.
is activated, and clocked inverters 33 and 34 in read/write circuit 30 start operating.

このとき、端子３１に与えられている書き込みデータが
Ｈレベルにされているならば、ノードＮｌはクロックド
インバータ３３の出力によりＨレベルに設定され、ノー
ドＮ２はクロックドインバータ３４の出力によりＬレベ
ルに設定される。このとき、予め、入力アドレスにより
カラムデコーダ２４で１本のカラム選択線ＣＳＯが選択
駆動され、これによりカラムデコーダ・スイッチ回路２
３内の２個のトランジスタ２５−０が導通するため、上
記ビット線ＢＬＯとＢＬＩはこのトランジスタ２５−０
を介してノードＮｌ　、Ｎ２に接続されている。従って
、書き込みデータに基づいてノードＮ１がＨレベルに、
ノードＮ２がＬレベルにそれぞれなった後に、ビット線
ＢＬＩはノードＮ２によりＬレベルに放電され、ビット
線ＢＬＯはノードＮ１によりＨレベルに充電される。こ
の結果、メモリセルＭ　Ｃ００では一方の記憶ノード１
４（第２図に図示）がＬレベル、他方の記憶ノード１５
（第２図に図示）がＨレベルとなるようにデータ書き込
みが行われる。At this time, if the write data applied to the terminal 31 is set to the H level, the node Nl is set to the H level by the output of the clocked inverter 33, and the node N2 is set to the L level by the output of the clocked inverter 34. is set to At this time, one column selection line CSO is selectively driven by the column decoder 24 in advance according to the input address, and thereby the column decoder/switch circuit 2
Since two transistors 25-0 in 3 are conductive, the bit lines BLO and BLI are connected to this transistor 25-0.
It is connected to nodes Nl and N2 via. Therefore, based on the write data, node N1 goes to H level,
After node N2 becomes L level, bit line BLI is discharged to L level by node N2, and bit line BLO is charged to H level by node N1. As a result, in memory cell M C00, one storage node 1
4 (shown in FIG. 2) is L level, the other storage node 15
Data writing is performed so that (shown in FIG. 2) becomes H level.

このようにして、メモリセルＭ　Ｃ００に対してデータ
の書き込みが行われる。In this way, data is written to the memory cell M C00.

第５図は、上記データの書き込み後に同じメモリセルＭ
　Ｃ００からデータの読み出しを行なう一際の動作を示
すタイミングチャートである。まず゛、第４図の場合と
同様に時刻ｔｏでアドレスが入力され、かつパルス信号
φＰＣが活性化されて全てのビット線がＨレベルにプリ
チャージされる。FIG. 5 shows the same memory cell M after writing the above data.
7 is a timing chart showing an immediate operation of reading data from C00. First, as in the case of FIG. 4, an address is input at time to, pulse signal φPC is activated, and all bit lines are precharged to H level.

時刻ｔ１に信号φＰＣの活性化が終了し、ロウデコーダ
１２により１本のワード線ＷＬＯの駆動が開始されると
、このワード線に接続されているメモリセルＭ　Ｃ００
がビット線Ｂ’ＬＯ及びＢＬＩに接続される。これによ
り、予めこのメモリセルＭ　Ｃ００の記憶データに基づ
いて、一方のビット線ＢＬＩがＬレベルに放電される。When the activation of the signal φPC ends at time t1 and the row decoder 12 starts driving one word line WLO, the memory cell M C00 connected to this word line
is connected to bit lines B'LO and BLI. As a result, one bit line BLI is discharged to L level based on the data stored in memory cell M C00.

時刻ｔ２になると、データ読み出し用のパルス信号φＲ
が活性化され、リード・ライト回路３０内のクロックド
インバータ３６が動作を開始する。このとき、予め、入
力アドレスによりカラムデコーダ２４で１本のカラム選
択線Ｃ８Ｏが選択駆動されており、上記ビット線ＢＬＯ
とＢＬＩはトランジスタ２５−０を介してノードＮｌ　
、Ｎ２に接続されているので、ビット線ＢＬＯに読み出
されたＨレベルのデータがインバータ３５及びクロック
ドインバータ３６により連続して反転され、Ｈレベルの
データが端子３１から出力される。このようにして、メ
モリセルＭ　Ｃ００からＨレベルのデータが読み出され
る。At time t2, a pulse signal φR for reading data is activated.
is activated, and the clocked inverter 36 in the read/write circuit 30 starts operating. At this time, one column selection line C8O is selectively driven by the column decoder 24 in advance according to the input address, and the bit line BLO
and BLI are connected to node Nl via transistor 25-0.
, N2, the H level data read to the bit line BLO is continuously inverted by the inverter 35 and the clocked inverter 36, and the H level data is output from the terminal 31. In this way, H level data is read from memory cell M C00.

第６図はメモリセルが行方向及び列方向でそれぞれ８個
ずつ配置され、全体で６４個のメモリセルが設けられた
メモリセルアレイの一例を示す回路図である。この場合
、前記ロウアドレスＡＲとしてＡＯ、Ａ３　、Ａ４　、
Ａ５の４ビツトが使用され、カラムアドレスＡＣとして
ＡＯＳＡＩ　ＳＡ２の３ビツトが使用される。図中の各
ＡＮＤゲート４０は前記ロウデコーダ２１内で各ワード
線を選択する部分デコーダを構成するものであり、これ
らＡＮＤゲート４０にはアドレスＡＯ、Ａ３　、Ａ４、
Ａ５もしくはこれらの反転アドレスとパルス信号φＰＣ
が選択的に入力される。なお、第６図中のメモリセルに
付されている番号は上記６ビツトのアドレスに対応して
いる。FIG. 6 is a circuit diagram showing an example of a memory cell array in which eight memory cells are arranged in each of the row and column directions, for a total of 64 memory cells. In this case, the row addresses AR are AO, A3, A4,
4 bits of A5 are used, and 3 bits of AOSAI SA2 are used as column address AC. Each AND gate 40 in the figure constitutes a partial decoder for selecting each word line within the row decoder 21, and these AND gates 40 have addresses AO, A3, A4,
A5 or their inverted address and pulse signal φPC
is input selectively. Note that the numbers assigned to the memory cells in FIG. 6 correspond to the 6-bit addresses mentioned above.

また、前記カラムデコーダスイッチ回路２３内には８本
のカラム選択線Ｃ８Ｏ〜ＣＳ７が設けられている。これ
ら各カラム選択線とその選択アドレスとの関係を示した
のが第７図である。この第７図によれば、例えば３ビツ
トのカラムアドレスがＡＯ−Ｌ、Ａｌ−Ｌ及びＡ２−Ｌ
の状態のときにカラム選択線Ｃ８Ｏが選択される。Furthermore, eight column selection lines C8O to CS7 are provided within the column decoder switch circuit 23. FIG. 7 shows the relationship between each column selection line and its selection address. According to FIG. 7, for example, the 3-bit column addresses are AO-L, Al-L, and A2-L.
In this state, column selection line C8O is selected.

［発明の効果］ 以上説明したようにこの発明によれば、従来に比べてチ
ップサイズの縮小化を図ることができるスタティック型
半導体記憶装置を提供することができる。[Effects of the Invention] As described above, according to the present invention, it is possible to provide a static semiconductor memory device that can reduce the chip size compared to the conventional device.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明に係るスタティック型半導体記憶装置
の一実施例によるメモリセルアレイの構成を示す回路図
、第２図は上記第１図のメモリセルアレイを構成するメ
モリセルの具体的な構成を示す回路図、第３図はこの発
明のスタテイ・ツク型半導体記憶装置の全体の構成を示
す回路図、第４図及び第５図はそれぞれ上記第３図の記
憶装置の動作を示すタイミングチャート、第６図は上記
メモリセルアレイの一具体例を示す回路図、第７図は上
記第６図のメモリセルアレイにおけるカラム選択線と選
択アドレスとの関係を示す図、第８図は従来のスタティ
ック型半導体記憶装置のメモリセルアレイを示す回路図
である。 ＢＬ・・・ビット線、ＷＬ・・・ワード線、ＭＣ・・・
メモリセル、２０・・・メモリセルアレイ、２１・・・
ロウデコーダ、２３・・・カラムデコーダ・スイッチ回
路、２４・・・カラムデコーダ、３０・・・リード−ラ
イト回路。 出願人代理人　弁理士　鈴江武彦 ＢＬＯＢＬＩ　　　　　ＢＬ２　　　　　ＢＬ３ｊｌ！
１　　図 第２図 ＷＬＯ 第　４ｖＡ ｔｏｔｌ　　　　　ｔ２ 話み比け”−ｙ 第　５　図FIG. 1 is a circuit diagram showing the configuration of a memory cell array according to an embodiment of the static semiconductor memory device according to the present invention, and FIG. 2 shows a specific configuration of the memory cells forming the memory cell array shown in FIG. 1. 3 is a circuit diagram showing the overall configuration of the state-lock type semiconductor memory device of the present invention, and FIGS. 4 and 5 are timing charts showing the operation of the memory device shown in FIG. 3, respectively. FIG. 6 is a circuit diagram showing a specific example of the above memory cell array, FIG. 7 is a diagram showing the relationship between column selection lines and selection addresses in the memory cell array shown in FIG. 6, and FIG. 8 is a diagram showing a conventional static semiconductor memory. FIG. 3 is a circuit diagram showing a memory cell array of the device. BL...Bit line, WL...Word line, MC...
Memory cell, 20...Memory cell array, 21...
Row decoder, 23... Column decoder switch circuit, 24... Column decoder, 30... Read-write circuit. Applicant's agent Patent attorney Takehiko Suzue BLOBLI BL2 BL3jl!
1 Figure 2 WLO 4vA totl t2 Comparison”-y Figure 5

Claims (2)

【特許請求の範囲】[Claims] （１）１ビット分のメモリセルが、データを保持するデ
ータ保持回路、上記データ保持回路におけるデータの読
出し、書込みを制御する選択線、上記選択線の信号に基
づいてスイッチ制御される２個のスイッチ素子、上記２
個のスイッチ素子を介して上記データ保持回路と接続さ
れる１対のビット線とで構成され、複数個のメモリセル
を行列状に配置してメモリセルアレイを構成するように
したスタティック型半導体記憶装置において、 行方向で隣接した各２個のメモリセルで隣合う１対のビ
ット線を共通にしたことを特徴とするスタティック型半
導体記憶装置。(1) A 1-bit memory cell has a data holding circuit that holds data, a selection line that controls reading and writing of data in the data holding circuit, and two switches that are controlled based on the signal on the selection line. Switch element, above 2
A static semiconductor memory device configured with a pair of bit lines connected to the data holding circuit through a switch element, and a memory cell array configured by arranging a plurality of memory cells in a matrix. A static semiconductor memory device characterized in that two adjacent memory cells in the row direction share a pair of adjacent bit lines. （２）行方向で隣接した各２個のメモリセルが互いに異
なる選択線の信号に基づいてデータの読出し、書込み制
御が行われる請求項１記載のスタティック型半導体記憶
装置。(2) A static semiconductor memory device according to claim 1, wherein data read and write control is performed for each two memory cells adjacent in the row direction based on signals of different selection lines.