JPH0823811B2 - ３オペランド演算論理機構におけるオーバーフローを決定する方法及び算術上のオーバーフローを検出する機構 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル・コンピュ
ータおよびディジタル・データ・プロセッサに関し、詳
細には、２つまたはそれ以上の命令を同時に実行可能な
ディジタル・コンピュータおよびディジタル・データ・
プロセッサに関する。

【０００２】

【従来の技術】一連の命令を受信して一時に１つづつそ
の命令列を実行する従来のコンピュータが知られてい
る。こうしたコンピュータにより実行される命令は、単
一値オブジェクトに基づいて動作する。それ故こうした
コンピュータに対して「スカラー」という名称が与えら
れる。従来のスカラー・コンピュータの動作速度は、回
路技術、コンピュータ機構およびコンピュータ・アーキ
テクチャの進展によりその限界にきている。しかし、競
合するコンピュータの新しい世代ではそれぞれ、従来の
スカラー・マシン用の新しい加速機構を見つけだす必要
がある。

【０００３】ユニプロセッサの計算速度を加速する最近
の機構は、非常に単純な命令の限られた集合を利用する
縮小命令集合アーキテクチャで発見されたものである。
他の加速機構は、複雑な複数オペランド命令の最小の集
合に基づいた複雑な命令集合アーキテクチャである。従
来のスカラー・コンピュータにこうした方式のどちらか
一方を適用するには、マシンの命令集合とアーキテクチ
ャの基本的な変更が必要になる。こうした達成困難な変
更には、費用、処理速度低下、マシンの信頼性と可用性
の縮小を伴う。

【０００４】本特許出願は以下の出願中の米国特許に関
連する。１９９０年５月４日出願の出願番号第０７／５
１９３８２号の「スケーラブル複合命令集合マシン・ア
ーキテクチャ（SCALABLE COMPOUND INSTRUCTION SETMAC
HINE ARCHITECTURE）」発明者はStamatis Vassiliadis
その他。１９９０年５月４日出願の出願番号第０７／５
１９３８４号の「命令レベル並列プロセッサ用の汎用複
合装置（GENERAL PURPOSE COMPOUND APPARATUS FORINST
RUCTION-LEVEL PARALLEL PROCESSORS ）」発明者はRich
ard J. Eickemeyer その他。１９９０年４月４日の出願
番号第０７／５０４９１０号の「データ依存性破壊ハー
ドウェア装置（DATA DEPENDENCY COLLAPSING HARDWARE
APPARATUS ）」発明者はStamatis Vasiliadis その他。
１９９０年５月１０日出願の出願番号第０７／５２２２
９１号の「キャッシュ用の複合プリプロセッサ（COMPOU
NDING PREPROCESSOR FOR CACHE）」発明者はBartholome
w Blanerその他。１９９０年６月２６日出願の出願番号
第０７／５４３４６４号の「スケーラブル複合命令集合
マシーンプロセッサ用のメモリ内プリプロセッサ(AN IN
-MEMORYPREPROCESSOR FOR A SCALABLE COMPOUND INSTRU
CTION SET MACHINE PROCESSOR) 」発明者はRicahrd J.E
ickemeyerその他。１９９０年６月２６日出願の出願番
号第０７／５４３４５８号の「メモリ内複合によるスケ
ーラブル複合命令集合マシン用のメモリ管理（MEMORY M
ANAGEMENTFOR SCALABLE COMPOUND INSTRUCTION SET MAC
HINES WITH IN-MEMORY COMPOUNDING ）」発明者はRicha
rd J.Eickemeyerその他。上記の出願中の発明および本
出願の発明は、ニューヨーク、アーモンクにあるインタ
ーナショナル・ビジネス・マシン社により所有されてい
る。上記の出願中の発明の詳細な説明は、参考のため本
願書に組み込まれている。

【０００５】上記の特許出願中の発明では、スケーラブ
ル複合命令集合マシン（ＳＣＩＳＭ）アーキテクチャが
記載されている。このアーキテクチャでは、命令実行の
前に１時に１つづつスカラー命令の列を静的に分析する
ことにより命令レベルの並列化が達成され、並列実行が
可能な従来の一連の命令を隣接するグループに分離して
形成された複合命令を生成する。本明細書では、用語
「複合化」は、連続する命令に含まれた命令のグループ
に分離することを意味する。そのグループ分離化は、グ
ループに分離された命令の同時または並行に実行するた
めに行なわれる。最小レベルでは、複合化は、同時命令
用に２つの命令を対にすることにより満たされる。複合
化命令は、スカラー実行用に提出されたときに命令がも
つ形式と同じであるのが好ましい。

【０００６】スカラー命令を並列または同時に実行する
ようにすると、ＳＣＩＳＭマシンはいくつかの障害物を
もつことになる。こうした障害物は「インターロック」
とも呼ばれる。より詳細には、「書込み−読取り障害
物」または「読取り−書込み障害物」とも呼ばれるデー
タ依存性障害物が、一連の命令の中２つの命令が同時ま
たは並列に実行されるときに発生する。具体的には、そ
の障害物が発生するのは、第２の命令が、実行のため
に、第１の命令の結果を読み取らなければならないとき
である。たとえば、図１を参照すると、第１命令１０が
命令の列において第２命令１２の前にある。これらの命
令は両方とも、命令実行用のオペランドが記憶される汎
用レジスタ（ＧＰＲ）１４の集合へのアクセスが必要で
ある。第１命令１０は、レジスタ位置１５と１６にそれ
ぞれ記憶される２つのオペランドを必要とする。命令実
行にはその結果がレジスタ位置１６に書き戻されること
が必要であると仮定する。第２命令１２も、実行のため
に２つのオペランド、レジスタ位置１７と１６に記憶さ
れたオペランドが必要である。第２命令１２が信頼のお
ける結果を作成するには、レジスタ位置１６に書き込ま
れるまで第１命令１０の実行の結果が遅延される必要が
ある。

【０００７】図２に示す機構は、図１に示すデータ依存
性を破壊するために提案されたものである。図２は、２
つの命令、たとえば、図１の命令１０と１２、が単一実
行機構として考えられる機構に複合されているものを示
している。第１および第２命令１０と１２が複合される
と、その複合化の結果、それらは並行に発行され実行さ
れる。図２の構造では、複合化された命令は同時に実行
され、第１命令は２対１演算論理機構（ＡＬＵ）１９に
より実行され、第２命令は３対１演算論理機構（ＡＬ
Ｕ）２１により実行される。演算論理機構２１は、これ
らの２つの命令間で発生する書込み−読取りインターロ
ックを壊すように設計されている。図１の例では、演算
論理機構１９と２１は、命令１０と１２を並列に実行
し、演算論理機構１９はレジスタ位置１５と１６のオペ
ランドに基づいて動作し、演算論理機構２１はレジスタ
位置１５、１６、１７のオペランドに基づいて動作す
る。演算論理機構２１の動作は、第１命令により要求さ
れるようにレジスタ位置１５と１６のオペランドを組み
合わせて、第２の命令の実行に必要な結果を獲得するこ
とを意味している。

【０００８】演算論理機構２１は、並列に動作される２
つの命令間で発生する書込み−読取りインターロックを
壊すよう設計されているので、演算論理機構２１は、壊
されなければならないインターロックをもつすべての命
令列にたいして起こる機能を実行するよう設計される。
演算論理機構２１の動作は、本特許出願の主題ではない
が、出願中の米国特許第０７／５０４９１０号に詳述さ
れている。

【０００９】図２のインターロック破壊ハードウェア
は、個々の命令がどちらとも有効な演算論理記憶の動作
を指定して書込み−読取り障害物を含むときに、複合さ
れた命令の正確な結果を計算する。しかし、こうした装
置は、２つの有効でない演算が指定されると、誤った結
果を計算する。これは、ＳＣＩＳＭアーキテクチャと命
令を逐次実行するスカラー・マシンのアーキテクチャ間
の対応を達成するために解決されなければならない主要
な問題である。

【００１０】演算論理機構１９は、「通常の」２対１演
算論理機構演算として第１命令の実行を行ない、その結
果を生成する。演算による複数の状態コードＣＣの決定
とオーバーフローＯＦの検出は、従来の技術により実行
可能である。

【００１１】演算論理機構１９が第１命令の実行により
発生する状態コードＣＣとオーバーフローＯＦを設定す
るので、演算論理機構２１は、第２命令を実行している
かのようにこうした状態の決定を制限する。特に、演算
論理機構２１におけるオーバーフローＯＦの検出は、そ
の結果の計算と並列に実行され、演算論理機構２１の結
果が利用可能で第２命令だけが実行されているかのよう
に行なわれるべきである。これを可能にするには、第２
命令のみの実行に関連する情報が、演算論理機構２１に
よりこの命令を実行する間に確認される必要がある。

【００１２】

【発明が解決しようとする課題】したがって、１対の複
合命令を同時に実行する装置におけるようなデータ依存
破壊ハードウェア装置がＯＦを検出する必要がある。オ
ーバーフローの検出は、第２命令のみの実行に特有でな
ければならないが、依存性破壊ハードウェア装置におけ
る３対１演算の実行から収集されなければならない。

【００１３】本発明の目的は、１対のスカラー命令を同
時に実行するデータ依存性破壊ハードウェア装置におけ
るオーバーフロー検出を実現することにある。本発明の
関連する目的は、こうした装置におけるオーバーフロー
検出の指示が、同時に実行された命令の第２の命令だけ
の実行に特有であることにある。本発明の特有の利点
は、こうしたオーバーフロー検出が、データ依存性破壊
装置に入力された値とその装置内で生成された値だけを
用いて実行されることである。

【００１４】

【課題を解決するための手段】本発明は、２つの命令を
同時に実行する装置における演算オーバーフローを検出
する機構として表される。この機構は、３つの複数ビッ
ト、２進オペランドに応えて、和および桁上げ信号を生
成する桁上げセーブ加算器を含む。桁上げルックアヘッ
ド加算器は、桁上げセーブ加算器に接続されて、和およ
び桁上げ信号に応答して結果信号を生成する。その結果
信号は、３つの複数ビット２進オペランドで実行された
一連の２つの２進演算動作の実行により達成された結果
を表す。この機構は、２進演算の第２の演算の実行によ
り発生するオーバーフロー状態を表すオーバーフロー信
号ＯＦを作成する桁上げセーブ加算器に接続された論理
回路を含む。そのオーバーフロー信号は、オペランドと
和および桁上げ信号に応えて作成される。この機構が上
記の目的と利点を満足たすことは、以下の詳細な説明を
添付図面を参照にして読めば理解できるであろう。

【００１５】

【実施例】データ依存性破壊ハードウェア装置（以後
「３−１演算論理機構」と呼ぶ）が、図３の回路機構に
図示されている。図３に示すように、桁上げセーブ加算
器（ＣＳＡ）３０が桁上げルックアサイド加算器（ＣＬ
Ａ）３２に直列接続される。この構成は、図２の演算論
理機構２１の演算部分を備え、データ依存性の障害物で
１対の複合命令の同時実行を支援する。複合インターロ
ック命令実行の概念は、加算命令ＡＤＤと減算命令ＳＵ
Ｂにより明確になる。これらの２つの命令は実行用の同
じハードウェアを利用するという理由から、１つの固有
の命令形式（すなわち、「ＡＤＤ」形式）として分類さ
れる。その結果、それらの命令は、１つの命令として組
み合わされて実行できる。以下のシーケンスを考慮して
みる。ＡＤＤ Ｒ１、Ｒ２ Ｒ１をＲ２に加算し、その
結果をＲ１に入力する。ＳＵＢ Ｒ１、Ｒ３ Ｒ１から
Ｒ３を減算し、その結果をＲ１に入力する。ただし、加
算命令は、レジスタＲ１の内容をレジスタＲ２の内容に
加算し、その加算結果をレジスタＲ１に戻すことにより
実行され、ＳＵＢ命令は、レジスタＲ１の内容からレジ
スタＲ３の内容を差し引きその結果をレジスタＲ１に戻
すことにより実行される。演算の逐次実行の表示は次の
ようになる。 Ｒ１＝Ｒ１＋Ｒ２ Ｒ１＝Ｒ１−Ｒ３ 並列化を活かすために、２つの命令を同時に実行する
が、それには、単一命令を実行するのに必要な時間で以
下の演算を実行する必要がある。 Ｒ１＝Ｒ１＋Ｒ２−Ｒ３

【００１６】図３のデータ依存性破壊装置のＡＤＤ形式
命令の実行とインターロックの除去は、ＣＳＡ３０をＣ
ＬＡ３２に直列に接続することで実行可能である。上記
の例では、ＣＳＡ３０への入力は、レジスタＲ３の補足
された内容と共に３つのレジスタＲ１、Ｒ２、Ｒ３に含
まれたオペランドである。従来のように、ＣＳＡは、３
つの入力に応答して２つの出力を作成する。それらの出
力は和出力Ｓと桁上げ出力Ｌとして示される。これら２
つの出力は、ＣＬＡ３２へオペランドとして提供され
る。ＣＬＡ３２はこれら２つの出力を組み合わせて、Ｏ
ＵＴとして示される単一結果を作成する。

【００１７】図３では、ＣＳＡ３０は、４０、４１、４
２で３つのオペランドを受信する結合段３４を含む。桁
上げ出力を受信する桁上げセーブ桁送り回路３６が備え
られる。桁上げ出力は３６で桁送りされて、入力３７に
より桁上げ値に「１」または「０」（「新しい」１また
は０）を付加する。この値は、「桁入れ（ｃａｒｒｙ−
ｉｎ）」とも呼ばれる。入力３７の値は、ＣＳＡ３０に
より実行される機能に応じて慣例的に設定される。

【００１８】ＣＳＡ３０の和および桁上げ（１または０
が添付されている）出力が、ＣＬＡ３２への２つの入力
として提供される。ＣＬＡ３２も、従来、望ましい演算
によって入力３９上の「新しい」１または０を受信し
て、４４でその結果（ＯＵＴ）を出力する。ＣＬＡ３２
で生成された結果は、２つの演算の連続実行により生成
された結果を表し、その列は、図３の装置により単一演
算に壊される。

【００１９】桁上げセーブおよび桁上げルックアヘッド
加算器は従来の構成要素であり、その構造と機能は周知
である。Ｈｗａｎｇは、その著作であるコンピュータ演
算：原理、アーキテクチャ、デザイン、１９７９（COMP
UTER ARITHMETIC:PRINCIPLES,ARCHITECTURE, AND DESIG
N）において、桁上げルックアヘッド加算器（８８ない
し９３頁）と桁上げセーブ加算器（９７ないし１００
頁）を詳述している。

【００２０】第２命令のみの実行により発生する状況を
適切に判定するために図３の３−１演算論理機構から誘
導される情報が２つのカテゴリに分割可能である。第１
は、複合命令対の第２命令の実行によってのみ発生する
符号ビットへの桁上げおよびその符号ビットからの桁上
げを決定する必要がある。第２は、第１命令の結果の符
号ビットが、２の補数の演算から発生する状態を誘導す
るために決定される必要がある。

【００２１】オーバーフローを適切に検出するために、
複合命令の第２命令が第１演算の結果の後で２対１演算
として実行される場合に発生する符号ビットへの桁上げ
およびその符号ビットからの桁上げを決定する必要があ
る。こうした桁上げは、図３に示す装置により実行され
た３対１の加算法により生成された桁上げから決定可能
である。

【００２２】３対１加算内で実行される機能は、第２命
令の第１または第２オペランドでインターロックする加
算類命令の組合せにより発生する。こうした機能は、表
Ｉと表IIに示してある。ただし、そこで仮定された命令
は、本出願人から販売されたシステム／３７０コンピュ
ータ・システムの命令集合から引き出された命令であ
る。３７０命令形式においては、加算形式命令に対し
て、第２オペランドが第１オペランドに加算されるか、
そこから差し引かれ、その結果は第１オペランド位置に
記憶される。表Ｉは命令が第２命令の第１オペランドで
インターロックされるときに発生する機能を示し、表II
は命令が第２命令の第２オペランドでインターロックす
るときに発生する機能を示す。こうした表では、ａとｄ
が第１命令の第１および第２オペランドをそれぞれ表
す。ただし、ａとｂは第２命令の２つのオペランドを表
す。オペランドは、３２ビットの２の補数として表さ
れ、最上位ビット位置はビット位置ゼロとして示され
る。たとえば、オペランドａは、次のように表される。 ａ＝［ａ₀ 、ａ₁ 、．．．、ａ₃₁］ ただし、ａ₀ は、最上位ビットで「符号」ビットを示
し、ａ₃₁は最下位ビットを示す。

【００２３】表Ｉ 第２命令の第１オペランドのインターロックによる機能 演算 ＡＬＵ機能 ケース 新しい１ ｔ₁ ｔ₀ ｈ₁ ｈ₀ + + (a+d)+b=a+b+d ケース 1 0 0 0 0 + - (a+d)-b=a-b+d ケース 2 1 0 1 0 - + (a-d)+b=a+b-d ケース 3 0 1 0 1 - - (a-d)-b=a-b-d ケース 4 1 1 1 1 表II 第２命令の第２オペランドのインターロックによる機能 演算 ＡＬＵ機能 ケース 新しい１ ｔ₁ ｔ₀ ｈ₁ ｈ₀ + + b+(a+d)=a+b+d ケース 1 0 0 0 0 + - b-(a+d)=-a+b-d ケース 2 1 1 1 0 - + b+(a-d)=a+b-d ケース 3 0 1 0 1 - - b-(a-d)=-a+b+d ケース 4 1 0 1 1

【００２４】表ＩとIIでは、２つの加算類命令は、図３
に示してあるように演算機構により同時に実行されると
きに８つの可能な場合が発生する。たとえば、表Ｉの第
２の行は、上記の例を表し、加算ＡＤＤとその次に減算
ＳＵＢが続く。表に示された８つの可能な場合の中で
は、２つのインターロック形式は、第２命令が加算であ
るとときには同一の結果を生成するので、６つの場合だ
けが個別である。表に識別されているこれら６つの場合
は、以後に続く説明における演算機構の機能の誘導を示
すために用いられる。さらに、表ＩとIIに示す場合は、
演算を適切に動作するためにどのように「新しい」１が
セットアップされなければならないかを決定する。「新
しい」１の必要なセットアップも上記の表に含まれてい
る。量ｔ₀ とｔ₁ が「新しい」１の要求に対応する、た
だし、−ａまたは−ｂの計算が必要なときにｔ₁ ＝１を
もつインターロックが壊され、他方、−ｄの計算が必要
なときにはｔ₀ ＝１をもつインターロックが壊される。
量ｈ₀ とｈ₁ は、「新しい」１に対応する。これらの
「新しい」１は、連続して実行されるときに命令対の第
１および第２命令に供給されなければならない。

【００２５】３対１加算は、図３に示すようにＣＳＡと
ＣＬＡを組合せて実行される。ＣＳＡは、３つの入力オ
ペランドからの和および桁上げを生成し、他方ＣＬＡ
は、「新しい」１または０を添付することによりＣＳＡ
からＭＳＢに１ビット位置分移送された桁上げに、ＣＳ
Ａからの和を加算することにより単一の結果を作成す
る。オーバーフローがなく、打ち切りを伴う適切な加算
が行なわれると仮定すると、ＣＳＡ演算は次のように表
すことができる。 a ^* ₀ a ^* ₁ ・・・ a ^* ₃₀ a ^* ₃₁ b ^* ₀ b ^* ₁ ・・・ b ^* ₃₀ b ^* ₃₁ d ^* ₀ d ^* ₁ ・・・ d ^* ₃₀ d ^* ₃₁ s₀ s ₁ ・・・ s₃₀ s₃₁ 1₁ 1 ₂ ・・・ 1₃₁ ただし、ｓ_i （０≦i ≦31) は、ＣＳＡの和を表し、１
_i (0≦i ≦31) は、ＣＳＡ桁上げを表す。同様に、ＣＬ
Ａ演算は以下のように表すことができる。 f₁ ・・・ f₃₀ f₃₁ t₁ s₀ s₁ ・・・ s₃₀ s₃₁ 1₁ ・・・ 1₃₁ t₀ s₀ s₁ ・・・ s₃₀ s₃₁ ただし、ｆ_i (0≦i ≦31) は、ＣＬＡで生成または伝播
可能な桁上げを示し、ｔ₀ とｔ₁ は、前述のように減算
を実行する演算機構に適応された「新しい」１を表す。
上記の例では、演算論理機構中のオペランドはここでも
ａ、ｂ、ｄで表されるが、＊が追加されている。この＊
は、オペランドの真数または１の補数が、対応する望ま
しい加算または減算を実行するのに必要なように入力と
して演算論理機構に供給されることを示す。

【００２６】オーバーフローがない場合、図３の演算論
理機構による命令対を３対１演算として実行すると必
ず、適切な打切りがなされるときに命令対の連続実行に
等価の結果が生成される。連続実行は、２つの２対１加
算として表すことができる、ただし、第１命令は以下の
ように実行される。 k₁ ・・・ k₃₀ k₃₁ h₀ a₀ a₁ ・・・ a₃₀ a₃₁ d ^* ₀ d ^* ₁ ・・・ d ^* ₃₀ d ^* ₃₁ e₀ e₁ ・・・ e₃₀ e₃₁ 第２命令は以下のように実行される。 c₁ ・・・ c₃₀ c₃₁ h₁ e ^* ₀ e ^* ₁ ・・・ e ^* ₀ e ^* ₃₁ b ^* ₀ b ^* ₁ ・・・ b ^* ₃₀ b ^* ₃₁ s ^* ₀ s ^* ₁ ・・・ s ^* ₃₀ s ^* ₃₁ ただし、ｋは、第１命令の実行中に生成された桁上げを
表し、ｃは第２命令の実行により生成された桁上げを表
し、ｈ₀ とｈ₁ は、それぞれ第１と第２命令の実行のた
めに２対１加算器に供給された「新しい」１を表す。こ
れらの表記では、＊は、オペランドが加算されるか減算
されるかに応じて、供給されたオペランドの真数または
１の補数を表す。第２命令が連続して実行される３対１
加算中の３−１演算論理回路においてオーバーフロー状
況が発生することを以下に説明する。

【００２７】オーバーフロー状況発生に関する基本原理
の説明 定理１：Ｓ＝ＡＶＢおよびＳ＝ＡＶＣの場合、Ｂ＝Ｃで
ある。但し、Ｖは排他的論理和演算を表す。この定理の
証明を以下で行なう。この証明は、形式含意と命題代数
の等式の定義を用いる。これらの定義とは、 定義１ 形式含意（Ｐ→Ｑ） 命題関数ＰとＱのＰ₀ とＱ₀ の対応値の各対に関して、
Ｐ₀ が偽であるか、またはＰ₀ が真のときにＱ₀ も真で
あるかのいずれか一方である。命題の代数はブール代数
なので、上記の定義は以下のように表せる。 （Ｐ→Ｑ）＝Ｐ’＋Ｑ ただし「’」は論理否定演算を表す。 定義２等式（Ｐ＝Ｑ） Ｐ→ＱでかつＱ→Ｐの場合、Ｐ＝Ｑである。 この定義は以下のように表せる。 （Ｐ＝Ｑ）＝（Ｐ→Ｑ）（Ｑ→Ｐ） ただし、（ｘ）（ｙ）は論理積（ＡＮＤ）を意味する。
形式含意用の式を等式の式に置換すると次のようにな
る。 （Ｐ＝Ｑ）＝（Ｐ’＋Ｑ）（Ｑ’＋Ｐ） ＝Ｐ’（Ｑ’＋Ｐ）＋Ｑ（Ｑ’＋Ｐ） ＝Ｐ’Ｑ’＋Ｐ’Ｐ＋ＱＱ’＋ＱＰ ＝Ｐ’Ｑ’＋ＱＰ 定理１は、等式の最後の式を使用すれば証明できる。こ
の式の定理１の第１条件への適応、すなわちＳ＝ＡＶＢ
は以下のようになる。 （Ｓ＝（ＡＶＢ））＝Ｓ’（ＡＶＢ）’＋Ｓ（ＡＶＢ） しかし、定理１の第２条件であるＳ＝ＡＶＣによって前
述の方程式のＳにＡＶＣを代入すると、次のようにな
る。 （Ｓ＝（ＡＶＢ））＝（ＡＶＣ）’（ＡＶＢ）’＋（ＡＶＣ）（ＡＶＢ） ＝（Ａ’Ｃ＋ＡＣ’）’（Ａ’Ｂ＋ＡＢ’）’ ＋（Ａ’Ｃ＋ＡＣ’）（Ａ’Ｂ＋ＡＢ’） ＝（（Ａ’Ｃ）’（ＡＣ’）’）（（Ａ’Ｂ）’（ＡＢ’）’） ＋Ａ’Ｃ（Ａ’Ｂ＋ＡＢ’）＋ＡＣ’（Ａ’Ｂ＋ＡＢ’） ＝（Ａ＋Ｃ’）（Ａ’＋Ｃ）（Ａ＋Ｂ’）（Ａ’＋Ｂ） ＋Ａ’ＣＢ＋Ａ’ＣＡＢ’＋ＡＣ’Ａ’Ｂ＋ＡＣ’Ｂ’ ＝（Ａ（Ａ’＋Ｃ）＋Ｃ’（Ａ’＋Ｃ）） （Ａ（Ａ’＋Ｂ）＋Ｂ’（Ａ’＋Ｂ））＋Ａ’ＣＢ＋ＡＣ’Ｂ’ ＝（ＡＡ’＋ＡＣ＋Ｃ’Ａ’＋Ｃ’Ｃ） （ＡＡ’＋ＡＢ＋Ｂ’Ａ’＋Ｂ’Ｂ）＋Ａ’ＣＢ＋ＡＣ’Ｂ’ ＝（ＡＣ＋Ｃ’Ａ’）（ＡＢ＋Ｂ’Ａ’）＋Ａ’ＣＢ＋ＡＣ’Ｂ’ ＝（ＡＣ（ＡＢ＋Ｂ’Ａ’）＋Ｃ’Ａ’（ＡＢ＋Ｂ’Ａ’）） ＋Ａ’ＣＢ＋ＡＣ’Ｂ’ ＝ＡＣＢ＋Ｃ’Ａ’Ｂ’＋Ａ’ＣＢ＋ＡＣ’Ｂ’ ＝（Ａ＋Ａ’）ＣＢ＋（Ａ’＋Ａ）Ｃ’Ｂ’ ＝ＣＢ＋Ｃ’Ｂ’ しかし、 （Ｂ＝Ｃ）＝Ｃ’Ｂ’＋ＣＢ であるので、その結果、 Ｂ＝Ｃ となる。

【００２８】定理２：インターロックされた計算命令の
対の連続実行により行なわれるビット位置i+1 での桁上
げは次の式により決定できる。 ｃ_i+1 ＝ｚ_i+1 Ｖｌ_i+1 Ｖｆ_i+1 ただし、ｌ_i+1 とｆ_i+1 は、３対１加算中にＣＳＡによ
り生成された桁上げとＣＬＡにより生成された桁上げで
あり、ｚ_i+1 はｋ_i+1 またはｋ_i+1 ’を表している。ｋ
_i+1 は、第１命令を連続して実行している間にビット位
置i+1 で生成された桁上げである。

【００２９】証明：ビット位置ｉのＣＳＡからの和と桁
上げは以下の式から決定できる。 ｓ_i ＝ａ ^* _i Ｖｂ ^* _i Ｖｄ^* ｌ_i ＝ａ ^* _i ｂ ^* _i ＋ａ ^* _i ｄ ^* _i ＋ｂ ^* _i ｄ ^* _i ただし、Ｖは排他的論理和を表し、ａ ^* _i ｂ ^* _i は論理
積、＋は論理和を表す。３対１演算論理機構からの結果
は以下の式により計算される。 Ｓ_i ＝ｓ_i Ｖｌ_i+1 Ｖｆ_i+1 ここでｌ₃₂＝ｔ₀ かつｆ₃₂＝ｔ₁ ＝Ｃ_in ただし、ｔ₀ とｔ₁ はそれぞれ、第１および第２命令の
実行に供給された新しい１に対応する３対１演算に供給
された新しい１である。任意の桁上げに対して、添字ｉ
は、たとえば、ビットｉからビットｉ−１への桁上げを
表し、ｆ₁ はＣＬＡによりビット位置１から位置０への
桁上げを表す。同様に、連続実行の結果は以下のように
表せる。 ｅ_i ＝ａ_i Ｖｄ ⁺ _i Ｖｋ_i+1 Ｓ ^* _i ＝ｅ ^* _i Ｖｂ ^* _i Ｖｃ_i+1 、 ここでｋ₃₂＝ｈ₀ ＝Ｃ_inかつｃ₃₂＝ｈ₁ ＝Ｃ_in ただし、ｈ₀ とｈ₁ はそれぞれ第１および第２命令の連
続実行に供給された新しい１である。

【００３０】上述したように、加算／減算命令および可
能なインターロックの組合せにより６つの固有な場合が
発生する。これらの場合は表Ｉと表IIに示されている。
これらのケースがそれぞれ考慮されて証明を完了する。ケース１、２、３、４ 以下の恒等式は上記の場合に当てはまる ａ ^* _i ＝ａ_i 直列および並列実行に対して、ａは常に正
である。 ｄ ^* _i ＝ｄ ⁺ _i ｄが直列実行時に正（負）であると、
並列実行時に正（負）でもある。 ｂ ^* _i ＝ｂ ⁺ _i ｂが直列実行時に正（負）であると、
ｂ ⁺ _i により示されているように、それは並列実行時に
も正（負）である。 ｅ ^* _i ＝ｅ_i 第１命令の正の結果は、対の連続実行に
要求される。 これらの恒等式により、Ｓ ^* _i （0 ≦i ≦31）の式は以
下のように表現できる。 Ｓ ^* _i ＝ｅ ^* _i Ｖｂ ^* _i Ｖｃ_i+1 ＝ｅ_i Ｖｂ ^* _i Ｖｃ_i+1 ＝ａ_i Ｖｄ ⁺ _i Ｖｋ _i+1Ｖｂ^* _i Ｖｃ_i+1 ＝ａ ^* _i Ｖｄ ^* _i Ｖｂ ^* _iＶｋ_i+1 Ｖｃ_i+1 ＝ｓ_i Ｖｋ_i+1 Ｖｃ_i+1 ｘＶ０＝ｘかつｘＶｘ＝０なので、 ３対１加算による和は以下のように表現できる。 Ｓ_i ＝ｓ_i Ｖｌ_i+1 Ｖｆ_i+1 Ｖｋ_i+1 Ｖｋ_i+1 ＝ｓ_i Ｖｋ_i+1 Ｖｋ_i+1 Ｖｌ_i+1 Ｖｆ_i+1 ただし、0 ≦i ≦31。しかし、命令対の実行の結果は各
実施において等価である。したがって、 Ｓ_i ＝Ｓ ^* _i 定理１により、次のようになる。 ｃ_i+1 ＝ｋ_i+1 Ｖ１_i+1 Ｖｆ_i+1

【００３１】ケース５と６ ケース５と６に関して、 ａ ^* _i ＝ａ_i ’直列実行に関して、ａは常に正であり、
並列実行に関して、ａは 常に負である。 ｄ ^* _i ＝ｄ ⁺ _i ’直列実行に関してｄが正（負）である
と、並列実行に関してそれは負（正）である。 ｂ ^* _i ＝ｂ ⁺ _i ＝ｂ_i 直列および並列実行とも、ｂは
常に正である。 ｅ ^* _i ＝ｅ_i 第１命令の直列実行の結果の負は、第２
命令の実行のために必要になる。 0 ≦ｉ≦31の時にＳ ^* _i に関する式に上記の恒等式を用
いると、次のようになる 。 Ｓ ^* _i ＝ｅ ^* _i Ｖｂ ^* _i Ｖｃ_i+1 ＝ｅ_i Ｖｂ ^* _i Ｖｃ_i+1 ＝ａ_i Ｖｄ ⁺ _i Ｖｋ_i+1 Ｖｂ^* _i Ｖｃ_i+1 ＝ａ_i Ｖｄ ⁺ _i Ｖｋ_i+1 Ｖｂ^* _i Ｖｃ_i+1 ＝ａ ^* _i Ｖｄ ^* _i Ｖｋ_i+1 Ｖｂ ^* _i Ｖｃ_i+1 ＝ａ ^* _i Ｖｄ ^* _i Ｖｂ ^* _iＶｋ_i+1 Ｖｃ_i+1 ＝ａ ^* _i Ｖｄ ^* _i Ｖｂ ^* _iＶｋ_i+1 Ｖｃ_i+1 ＝ｓ_i Ｖｋ_i+1 Ｖｃ_i+1 ケース１ないし４に関すれば、Ｓ_i は以下のように表す
ことができる。 Ｓ_i ＝ｓ_i Ｖｋ_i+1 Ｖｋ_i+1 Ｖｌ_i+1 Ｖｆ_i+1 ただ
し、0 ≦i ≦31である。 Ｓ_i ＝Ｓ ^* _i なので、 定理１から ｃ_i+1 ＝ｋ_i+1 Ｖｌ_i+1 Ｖｆ_i+1が導かれる。 ＱＥＤ（証明終了）

【００３２】定理３：ｃ_i+1 を生成するのに必要な桁上
げｋ_i+1 とｋ_i+1 ’は以下の式により実行可能である。 Ｚ_i+1 ＝Ｇ_i+1 ³¹＋Ｔ_i+1 ³¹Ｃ_in Ｔ_i+1 ³¹とＧ_i+1 ³¹は、ａ^* 、ｄ^* およびｔ₀ ＝Ｃ_inの
加算用の送信および生成信号である。

【００３３】証明：Ｓ．Ｖａｓｓｉｌｉａｄｉｓによる
「ハードワイヤ式２進加算器の再帰的方程式（Recursiv
e Equations for Hardwired Binary Addres ）」 INT.
J.ElECTRONICS, vol.67,No.2,pp.201-213, 1989に記載
された桁上げ方程式である、以下の式を考える。 Ｇ_i+1 ³¹＝Ｔ_i+1 Ｇ ^* _i+1 ³¹ これにより以下の式が証明されることになる。 Ｚ_i+1 ＝Ｔ_i+1 Ｇ ^* _i+1 ³¹＋Ｔ_i+1 ³¹ｔ₀ ただし、Ｔ_i とＧ ^* _i は、ビット位置ｉの送信および偽
生成信号であり、Ｔ _i ⁿ とＧ ^* _i ⁿ は、第１命令の直列
実行に関してビット位置ｎからビット位置ｉへの送信お
よび偽生成信号である。オペランドａ^* とｄ^* を使用し
て、３対１加算器に適応するとＴ ⁺ _i 、Ｇ ⁺ _i 、Ｔ ⁺ _i
ⁿ およびＧ ⁺ _i ⁿ が対応する信号となる。したがって、
次のようになる。 第１命令ｋ_i+1 の直列実行中にビット位置i+1 で生成
された桁上げは、以下のように表すことができる。 ｋ_i+1 ＝Ｔ_i+1 （Ｇ ^* _i+1 ³¹＋Ｔ_i+2 ³¹ｈ₀ ） オペランドａ^* とｄ^* を使用する３対１加算器内で生成
された桁上げＺ_i+1 は、以下のように表すことができ
る。 Ｚ_i+1 ＝Ｔ ⁺ _i+1 （Ｇ ⁺ _i+1 ³¹＋Ｔ ⁺ _i+2 ³¹ｔ₀ ） 表ＩとIIに示す６つの固有なケースがそれぞれ考慮され
て、証明を完了する。

【００３４】ケース１、２、３、４ 前述の ａ ^* _i ＝ａ_i ｄ ^* _i ＝ｄ ⁺ _i および表ＩとIIに示す ｔ₀ ＝ｈ₀ が付与されているので、以下のようになる。 Ｔ ⁺ _i ＝（ａ ^* _i ＋ｄ ^* _i） ＝（ａ_i ＋ｄ ⁺ _i ） ＝Ｔ_i+1 及び、 Ｇ ⁺ _i ＝ａ ^* _i ｄ ^* _i ＝ａ_i ｄ ⁺ _i ＝Ｇ ⁺ _i したがって、 Ｔ ⁺ _i ⁿ ＝Ｔ _i ⁿ 及び、 Ｇ ⁺ _i ⁿ ＝Ｇ ^* _i ⁿ これらの式をＺ_i+1 に関する式に代入すると、以下のよ
うになる。 Ｚ_i+1 ＝Ｔ_i+1 （Ｇ ^* _i+1 ³¹＋Ｔ_i+2 ³¹ｔ₀ ） ｔ₀ ＝ｈ₀ なので、Ｚ_i+1 は以下のようになる。 Ｚ_i+1 ＝Ｔ_i+1 （Ｇ ^* _i+1 ³¹＋Ｔ_i+2 ｈ₀ ） したがって、Ｚ_i+1 は、これらの場合に関してｃ_i+1 を
生成するために定理２により要求されるようにｋ_i+1 を
生成する。

【００３５】ケース５と６ 前述した ａ ^* _i ＝ａ_i ’ ｄ ^* _i ＝ｄ ⁺ _i ’ および表ＩとIIに示すｔ₀ ＝ｈ₀ が付与されると、以下
のようになる。 Ｔ_i ＝（ａ ^* _i ＋ｄ ^* _i ） ＝（ａ_i ’＋ｄ ⁺ _i ’） ＝（ａ_i ｄ ⁺ _i ）’ ＝（Ｇ ^* _i ）’ 及び Ｇ ^* _i ＝（ａ ^* _i ＋ｄ ^* _i） ＝（ａ_i ’＋ｄ ⁺ _i ’） ＝（ａ_i ｄ ⁺ _i ）’ ＝Ｔ_i ’ 上記の式ならびにｔ₀ の式をＺ_i+1 の式に代入すると以
下のようになる。 Ｚ_i+1 ＝Ｇ ^* _i+1 ’（Ｔ_i+1 ’＋Ｔ_i+2 ’＋Ｇ ^* _i+2 ’Ｔ_i+3 ’ ＋Ｇ ^* _i+2 ’Ｇ ^* _i+3 ’Ｔ_i+4 ’＋ … ＋Ｇ ^* _i+2 ’Ｇ ^* _i+3 ’ … Ｇ ^* ₃₀’Ｔ₃₁’ ＋Ｇ ^* _i+2 ’Ｇ ^* _i+3 ’ … Ｇ ^* ₃₁’ｈ₀ ’） これは、ドモルガンの定理を以下の式に繰り返し適用す
ることにより変形可能である。 Ｚ_i+1 ＝（Ｇ ^* _i+1 ＋Ｔ_i+1 Ｔ_i+2 Ｇ ^* _i+2 ＋Ｔ_i+1 Ｔ_i+2 Ｔ _i+3Ｇ ^* _i+3 ＋Ｔ_i+1 Ｔ_i+2 ²⁹Ｔ₃₀Ｇ ^* ₃₀＋Ｔ_i+1 Ｔ_i+2 ³¹）’ ＋（Ｇ ^* _i+1 ＋Ｇ ^* _i+2 ＋ … ＋Ｇ ^* ₃₁＋ｈ₀ ）’ しかし、Ｔ_i Ｇ_i ＝Ｇ_i なので、次のようになる。 Ｚ_i+1 ＝（Ｔ_i+1 Ｇ ^* _i+1 ＋Ｔ_i+1 Ｇ ^* _i+2 ＋Ｔ_i+1 Ｔ_i+2 Ｇ ^* _i+3 ＋ … ＋Ｔ_i+1 Ｔ_i+2 ²⁹Ｇ ^* ₃₀＋Ｔ_i+1 Ｔ_i+2 ³¹）’ ＋（Ｇ ^* _i+1 ＋Ｇ ^* _i+2 ＋ … ＋Ｇ ^* ₃₁＋ｈ₀ ）’ これはさらに次のように変形される。 Ｚ_i+1 ＝（Ｔ_i+1 （Ｇ_i+1 ³¹＋Ｔ_i+2 ³¹ｈ₀ ））’ ＝ｋ_i+1 ’ したがって、こうしたケースに対しては、Ｚ_i+1 は、ｃ
_i+1を生成するのに必要な値であるｋ_i+1 ’を作成す
る。ＱＥＤ．

【００３６】前述の証明はＳ．Ｖａｓｓｉｌｉａｄｉｓ
による論文に記載されているような新しい桁上げに基づ
いて再帰的方程式を使用したものである。新しい桁上げ
と桁上げ方程式の結果が同じであることは上記の参考文
献に記載されている。したがって、ｃ_i+1 を生成するの
に必要な桁上げｋ_i+1またはｋ_i+1 ’は以下の式の一方
から計算できる。 Ｚ_i+1 ＝Ｇ_i+1 ³¹＋Ｔ_i+1 ³¹ｔ₀ 又は Ｚ_i+1 ＝Ｔ_i+1 Ｇ_i+1 ³¹＋Ｔ_i+1 ³¹ｔ₀ 定理２と３は、２つのインターロックされた計算命令の
並列実行における第２命令の位置ｉ＋１での桁上げは２
つの方法で生成できることを示唆している。第１の方法
は、２対１演算論理機構の位置ｉ＋１での桁上げを使用
する計算である。これは第１命令の結果を作成するため
に要求される、その計算は、適切な反転により、２つの
命令の並列実行中（定理２）に３対１演算論理機構で作
成されるｌ_i+1 とｆ_i+1 と共に行なわれる。替わりに、
第２演算の位置ｉ＋１の桁上げは、新しい１、ｔ₀ 、ｌ
_i+1 およびｆ_i+1 を適切に設定してその入力ａ^* とｄ^*
から３対１演算論理機構から生成可能である。ＭＳＢへ
のおよびそこからの第２命令の桁上げは、演算論理機構
の状況を決定するのに使用可能である。以上によってオ
ーバーフロー状況発生に関する基本原理の説明を終了す
る。

【００３７】２対１加算器では、オーバーフローは、２
対１加算による発生した符号ビットへの桁上げまたはそ
の符号ビットからの桁上げの排他的論理和を取ることに
よる検出される。本発明は、符号ビットｃ₁ への桁上げ
とｃ₀ からの桁上げを決定できることを示唆している。
その符号ビットは、図３の演算論理機構が書込み−読取
りインターロックを壊す３対１加算を実行している場合
でさえ命令の複合対の第２命令だけを実行することから
発生する。その結果、第２命令の実行からのオーバーフ
ローは、式（１）により検出できることになる。ただ
し、「Ｖ」は排他的論理和演算である。 ＯＦ＝ｃ₀ Ｖｃ₁ （１）

【００３８】本発明では、式（１）の桁上げｃ₀ とｃ₁
は、図３の３対１の演算論理機構に入力された値および
その内部で生成された値から誘導される。こうした桁上
げの決定に関連する信号が図４に図示してある。図４で
は、図３の３−１演算論理機構が５段の機構として示し
てある。この機構では、ＣＳ３０が第１段を占め、ＣＬ
Ａ３２が２ないし５段を占る。３つのオペランドはＣＳ
Ａ３０の加算器部分５０に入力される。この加算器部分
５０は和と桁上げ出力を生成する。桁上げ出力は５１で
移送されて、桁上げ出力の「新しい」１の位置は、ｔ₀
の現在の値が占めている。この和と桁上げは、第１段か
ら第２段に送られる。第２段は、ＣＳＡ３０により作成
された和と桁上げに応じて従来の生成（Ｇ_i ）と送信
（Ｔ_i ）項を生成する生成／送信回路５３が占めてい
る。ＣＬＡ３２では、従来の桁上げは、生成および桁上
げ項ならびにｔ₁ 入力に応じて桁上げ回路５４で生成さ
れる。生成および桁上げ項がｔ₁ とともに演算機構の第
５段の和回路５５に供給される。和回路は、周知のとお
り、その入力を結合してその結果を出力する。

【００３９】本明細書で使用される用語「段」とは、論
理製造の基本ユニットに対応する論理回路の内の１つの
レベルを意味する。こうしたユニットは「ブックセット
（booksets）」とよばれる。従来、１つのブックセット
は、連続する複数のこうしたユニットを含む論理回路を
通過する際の１遅延ユニットを表す。本出願では、用語
「段」はパイプライン式の列の刻時ユニットには対応し
ない。

【００４０】本発明は、第２命令のみによるオーバーフ
ローが、３対１加算の結果が生成される同じ段でデータ
依存性破壊演算機構で検出可能であるように実現され
る。これは、データ依存性破壊演算機構に入力される値
とその機構内で生成される値だけを用いる本発明で達成
される。これらの信号は、図４と以下に示す展開を参照
すると理解可能である。前述の展開により、あるアルゴ
リズムは、式（１）の桁上げｃ₀ とｃ₁ の決定を可能に
する本発明のために誘導される。そのアルゴリズムで
は、ｃ₀ とｃ₁ は以下のように与えられる。 ｃ₀ ＝ｋ₀ Ｖｌ₀ Ｖｆ₀ ｃ₁ ＝ｋ₁ Ｖｌ₁ Ｖｆ₁ Ｇ_i とＴ_i は２対１加算の生成および送信信号を表す。
これらの信号は、以下の式により図３と図４に示す演算
機構への入力から誘導することができる。 Ｇ_i ＝ａ_i ｄ_i Ｔ_i ＝ａ_i ＋ｄ_i ただし、項が隣接していれば「論理積（ＡＮＤ）」演算
を示し、「＋」は「論理和（ＯＲ）」演算を示す。ｘ
_i+1 が、ビット位置ｉ＋１からビット位置ｉへの桁上げ
を表すとすれば、ビット位置０からの桁上げｘ₀ は、以
下の式によりビット位置１からの桁上げｘ₁ から見つけ
ることができる。 ｘ₀ ＝（Ｇ₀ ＋Ｔ₀ ｘ₁ ） ｘ₀ のこの表現を使用すると、以下のようになる。 ｘ₀ Ｖｘ₁ ＝（Ｇ₀ ＋Ｔ₀ ｘ₁ ）Ｖｘ₁ ｘ₀ Ｖｘ₁ ＝（Ｇ₀ ’Ｔ₀ ’＋Ｇ₀ ’ｘ₁ ’）ｘ₁ ＋（Ｇ₀ ＋Ｔ₀ ｘ₁ ）ｘ₁ ’ここで「’」は論理否定演算を意味する。しかし、 Ｔ₀ ’＝（ａ₀ ＋ｄ₀ ）’ ＝ａ₀ ’ｄ₀ ’＋ａ₀ ’ｄ₀ ’ ＝ａ₀ ’ａ₀ ’ｄ₀ ’＋ｄ₀ ’ａ₀ ’ｄ₀ ’ ＝（ａ₀ ’＋ｄ₀ ’）ａ₀ ’ｄ₀ ’ ＝（ａ₀ ｄ₀ ）’（ａ₀ ＋ｄ₀ ）’ ＝Ｇ₀ ’Ｔ₀ ’ である。したがって、次のようになる。 ｘ₀ Ｖｘ₁ ＝Ｔ₀ ’ｘ₁ ＋Ｇ₀ｘ₁ ’ ｃ₀ とｃ₁ の表記をｃ₀ Ｖｃ₁ の表記を置き換えると以
下に示すようになる。 ｃ₀ Ｖｃ₁ ＝ｋ₀ Ｖ１₀ Ｖｆ₀Ｖｋ₁ Ｖ１₁ Ｖｆ₁ すなわち、 ｃ₀ Ｖｃ₁ ＝ｋ₀ Ｖｋ₁ Ｖ１₀Ｖｆ₀ Ｖｆ₁ Ｖ１₁ しかし、ｋ₀ Ｖｋ₁ は、第１命令だけを実行した結果発
生する２対１加算からの桁上げの排他的論理和である。
ｘ₀ Ｖｘ₁に対して上記のように展開された表現を使用
すると、ｋ₀ Ｖｋ₁ は以下のように表現できる。 ｋ₀ Ｖｋ₁ ＝ａ₀ ’ｄ₀ ’ｋ₁＋ａ₀ ｄ₀ ｋ₁ ’ ＝ａ₀ ’ｄ₀ ’ｋ₁ Ｖａ₀ ｄ₀ｋ₁ ’ さらに、１₀ は次のように表現できる。 １₀ ＝ａ₀ ｄ₀ ＋ａ₀ ｂ₀ ＋ｂ₀ ｄ₀ ＝ａ₀ ｄ₀ Ｖ（（ａ₀ ｂ₀ ＋ｂ₀ ｄ₀ ）（ａ₀ ｄ₀ ）’） この表現の最後の項は次のように変形可能である。 （ａ₀ ｂ₀ ＋ｂ₀ ｄ₀ ）（ａ₀ｄ₀ ）’ ＝（ａ₀ ｂ₀ ＋ｂ₀ ｄ₀ ）（ａ₀ ’＋ｂ₀ ’） ＝ａ₀ ’ｂ₀ ｄ₀ ＋ａ₀ ｂ₀ ｄ₀ ’ ＝ｂ₀ （ａ₀ Ｖｄ₀ ） この表現を１₀ に関する表記に置換すると、以下のよう
になる。 １₀ ＝ａ₀ ｄ₀ Ｖ（ｂ₀ （ａ₀Ｖｄ₀ ）） この表現から、次の表現が可能になる。 ｋ₀ Ｖｋ₁ Ｖ１₀ ＝ａ₀ ｄ₀ ｋ₁ ’Ｖａ₀ ’ｄ₀ ’ｋ₁ Ｖａ₀ ｄ₀ Ｖ（ｂ₀ （ａ₀ Ｖｄ₀ ）） ＝ａ₀ ｄ₀ ｋ₁ Ｖａ₀ ’ｄ₀ ’ｋ₁ Ｖ（ｂ₀ （ａ₀ Ｖｄ₀ ）） しかし、次の関係式がある。 ａ₀ ｄ₀ ｋ₁ Ｖａ₀ ’ｄ₀ ’ｋ₁ ＝（ａ₀ ’＋ｄ₀ ’＋ｋ₁ ’）ａ₀ ’ｄ₀ ’ｋ₁ ＋ａ₀ ｄ₀ ｋ₁ （ａ₀ ＋ｄ₀ ＋ｋ₁ ’） ＝ａ₀ ’ｄ₀ ’ｋ₁ ＋ａ₀ ｄ₀ｋ₁ ＝（ａ₀ Ｖｄ₀ ）’ｋ₁ したがって、ｋ₀ Ｖｋ₁ Ｖ１₀ は次のように表すことが
できる。 ｋ₀ Ｖｋ₁ Ｖ１₀ ＝（ａ₀ Ｖｄ₀ ）’ｋ₁ Ｖ（ｂ₀ （ａ₀ Ｖｄ₀ ）） ＝（ａ₀ Ｖｄ₀ ）’ｋ₁ ＋ｂ₀ （ａ₀ Ｖｄ₀ ） 同様に、ｆ₀ Ｖｆ₁ は次のように表すことができる。 ｆ₀ Ｖｆ₁ ＝ｓ₀ １₁ ｆ₁ ’Ｖｓ₀ ’１₁ ’ｆ₁ したがって、 ｆ₀ Ｖｆ₁ Ｖ１₁ ＝ｓ₀ １₁ ｆ₁ ’Ｖｓ₀ ’１₁ ’ｆ₁
Ｖ１₁ この式は以下のように変形される。 ｆ₀ Ｖｆ₁ Ｖ１₁ ＝１₁ ｓ₀ ’Ｖ（ｆ₁ （ｓ₀ Ｖ１₁ ）’） 上記で誘導されたｆ₀ Ｖｆ₁ Ｖ１₁ とｋ₀Ｖｋ₁ Ｖ１₀
の表現を組み合わせて、オーバーフロー検出の表現を生
成する。この組合せの結果は以下に示す式（２）であ
る。 ｃ₀ Ｖｃ₁ ＝（ａ₀ Ｖｄ₀ ）’ｋ₁ Ｖ（ｂ₀ （ａ₀ Ｖｄ₀ ）） Ｖ１₁ ｓ₀ ’Ｖ（ｆ₁ （ｓ₀ Ｖ１₁ ）’） （２） 式（２）では、項（ａ₀ Ｖｄ₀ ）’ｋ₁ Ｖ（ｂ₀ （ａ₀
Ｖｄ₀ ））Ｖｌ₁ ｓ₀’が、４つの段で生成できる。項
ｆ₁ （ｓ₀ Ｖｌ₁ ）’も４つの段で生成できる。オーバ
ーフロー信号は、和が生成される段である第５段で、２
対１排他的論理和ゲートにより生成できる。

【００４１】図面に再び戻ると、図５は、図３と４に示
された３−１演算論理回路を組み合わせた本発明のオー
バーフロー検出器を示す。図５に示すように、３−１演
算論理機構（ＡＬＵ）は、参照番号７０により示してあ
る。本発明のオーバーフロー検出器７２は、３つのオペ
ランドの必要なビットを受信するように３−１演算論理
回路に接続されている。それらの必要なビットは、演算
論理機構７０での演算のために供給されたもので、演算
論理回路７０への桁上げ入力（ｔ₀ とｔ₁ ）、演算論理
回路７０のＣＳＡ部で生成された和と桁上げビットｓ_i
と１_i である。オーバーフロー検出器７２は、上記の式
（１）と（２）に応じてこれらのビットを組み合わせ
て、オーバーフロー信号ＯＦを作成する。オーバーフロ
ー信号ＯＦは、状態コード回路７４に供給されるように
なっている。この状態コード回路７４は、ゼロ結果や関
連する決定を表す他の信号とともに、オーバーフローを
使用して状態コード信号ＣＣを作成する。

【００４２】図６は、オーバーフロー検出器７２をより
詳細に示すものである。当分野の技術者には理解できる
ことであるが、オーバーフロー検出器は、式（１）と
（２）により限定的に記述された論理回路である。図６
に示すように、オーバーフロー検出器は、５段をもつ多
段装置である。この段数は、図３と４に示す演算機構の
段数と同じである。オーバーフロー信号ＯＦは、オーバ
ーフロー検出器の第５段により出力さる。第５段は、演
算機構の出力が生成される段である。したがって、オー
バーフロー検出器は、データ依存性破壊演算機構により
作成された結果とほぼ同時にオーバーフロー結果を利用
可能にする。

【００４３】図６では、オーバーフロー検出器は、３−
１演算論理機構に入力される信号またはこの演算論理機
構内で生成される信号にのみ応答するオーバーフロー信
号を生成する。したがって、オーバーフロー検出器の第
１段への入力は、演算機構の機能を適切に実行するよう
演算機構に供給される桁上げ入力ｔ₀と共にオペランド
ａ、ｂ、ｄから構成される。オーバーフロー検出器の第
１段で、図３のＣＳＡ演算機構３４により出力された和
と桁上げが、演算論理機構の機能を適切に実行するのに
必要な桁上げｔ₁ と共にオーバーフロー検出器に入力さ
れる。

【００４４】図６では、ｃ₀ Ｖｃ₁ に関して上記に示さ
れた式の要素はすべて、習熟したディジタル回路の技術
者には周知の回路要素によりつくれる。この点では、Ｘ
ＯＲ（排他的論理和）ゲート８０とＡＮＤゲート８２
は、式（２）の第２項、すなわち、ｂ₀ （ａ₀ Ｖｄ₀ ）
を生成するようにａ₀ 、ｂ₀ 、ｄ₀ に基づいて動作す
る。ＸＯＲゲート８４とインバータ８５はｓ₀ ’を生成
し、他方で３ＡＮＤ単一ＯＲ回路８７は、１₁ を作成す
るようａ₁ 、ｂ₁ 、ｄ₁ に基づいて動作する。ＡＮＤゲ
ート８９は、回路要素８５と８７の出力を組み合わせ、
式（２）の第３項、すなわち、ｌ₁ ｓ₀ ’を生成する。
式（２）の第１項は、要素９０により生成される。図６
では、要素９０は、式（２）の第１項であるｋ₁ （ａ₀
Ｖｄ₀ ）の計算を表す抽象のレベルで図示されている。
桁上げ項ｋ₁ に関しては、以下の式が与えられる。 ｋ₁ ＝Ｇ₁ ³¹（ａ，ｄ）＋Ｔ₁ ³¹（ａ，ｄ）ｔ₀ 複雑な生成および送信項Ｇ₁ ³¹とＴ₁ ³¹の計算は当分野
では周知であり、これらの複雑な値の生成に関しては、
本出願人の米国特許第４９２４４２４号の図８と９を参
照できる。分配項Ｈ₀ ’はＨ₀ ’＝（ａ₀ Ｖｄ₀ ）’で
ある。

【００４５】図７と８に示すように、回路要素９０は出
力生成のために３段が必要である。その出力は第４段に
入力可能である。特に、図７乃至図８では、項Ｈ₀ ’
は、排他的論理和ゲート１００の反転出力で作成され
る。他方で、複雑な生成および送信項は図示の回路によ
り生成される。図５、６、７、８は、３−１演算論理回
路とは分かれている回路により複雑な送信および桁上げ
項の生成を示すが、これらの項は演算論理機構のＣＬＡ
からも獲得できる。

【００４６】図６に戻ると、回路要素８２、８９、９０
により作成された３つの式の項が検出器の第４段の３対
１排他的論理回路９１で組み合わされる。最後に、式
（２）の最後の項は回路要素９３により生成される。そ
の回路要素９３の入力は、演算機構のＣＳＡからの演算
論理機構第１段の出力、排他的論理和ゲート８４
（ｓ₀ ）の出力、ＡＮＤ／ＯＲ要素８７（１₁ ）の出
力、および桁上げｔ₁ を受ける。要素９３は、以下の式
に応じてこれらの項を組み合わせる。 ｆ₁ （ｓ₀ Ｖ１₁ ）’＝Ｆ₀ ’Ｇ₁ ³¹（ｓ，１）＋Ｆ₀ ’Ｔ₁ ³¹（ｓ，１）ｔ₁ ただし、この式は図７乃至８の回路と同じ３段回路で実
施可能である。例外は複雑な生成および送信項が、ＣＳ
Ａ３０により生成された和および桁上げ項の関数として
生成され、桁上げｔ₁ が供給され、項Ｆ₀ ’がＦ₀ ’＝
（ｓ₀ Ｖｌ₁ ）’により決定されることである。オーバ
ーフロー信号は、排他的論理和ゲート９１と回路９３の
出力を入力として受信する排他的論理和ゲート９５の出
力端で生成される。

【図面の簡単な説明】

【図１】２つの命令間のデータ依存性を示す図。

【図２】２つのスカラー命令の同時実行用のデータ依存
性破壊ハードウェア装置を示す構成図。

【図３】桁上げセーブおよび桁上げルックアヘッド加算
器を含むデータ依存性破壊演算論理機構を示す概略図。

【図４】図３の演算論理機構の多段表示における中間項
の作成を示す概略図。

【図５】本発明によるオーバーフロー検出器と図３と４
に示すように構成された３対１演算論理機構間の演算上
の相互接続を示す構成図。

【図６】図５に示すオーバーフロー検出器を示す論理
図。

【図７】図６の生成ブロックをより詳細に示す概略構成
図。

【図８】図６の生成ブロックをより詳細に示す概略構成
図。

【符号の説明】

１９、２１ 演算論理機構 ７２ オーバーフロー検出器 ７０ 演算論理機構 ７４ 状態コード

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−245517（ＪＰ，Ａ) 特開 昭56−105540（ＪＰ，Ａ)

Claims (3)

【特許請求の範囲】
1. 【請求項１】コンピュータシステムによる同時実行のた
   めに命令列内の命令をグループ化することによって２つ
   の命令を複合する前記システム内で算術上のオーバーフ
   ローを検出する機構において、 オペランドａ，ｂ，ｄを含み、前記オペランドのそれぞ
   れはｎ個のビットを含み、各オペランドのビットはｉ
   （０≦ｉ≦ｎ−１）による重み付けとほぼ同等であり、
   ａ_０，ｂ_０，ｄ_０が最上位ビットを示し、ａ_３１，ｂ
   _３１，ｄ_３１が前記オペランドａ，ｂ，ｄの最下位ビッ
   トを示す３つの複数ビット２進オペランドに応答して複
   数ビットの和と桁上げ信号を生成する桁上げセーブ加算
   手段と、 前記桁上げセーブ加算手段に接続され、前記和および桁
   上げ信号に応答して前記オペランドに基づいて実行され
   た２つの２進加算型演算列により作成された結果を表す
   結果信号を生成する桁上げルックアヘッド加算手段、 前記桁上げセーブ加算手段に接続され、前記２つの２進
   演算の第２の２進演算の実行により発生したオーバーフ
   ロー状態を表すオーバーフロー信号ＯＦを生成し、前記
   オペランドおよび和ならび桁上げ信号に応答して前記オ
   ーバーフロー信号を供給する論理手段と、 を備え、 前記論理手段は、 ａ_０、ｂ_０、ｄ_０に応答し、Ｖを排他的論理演算子とし
   た場合にｂ_０（ａ_０Ｖｄ_０）によって与えられる第１方
   程式要素に対応する第１出力を生成する第１手段と、 オペランドａ、オペランドｂ、およびオペランドｄの第
   １および第２最上位ビットに応答し、ｓ_０を前記複数ビ
   ット和信号の最上位ビットとし、１_１を前記複数ビット
   桁上げ信号の第２の最上位ビットとしたときに第２の項
   ｓ_０’１_１（「’」は論理否定演算を表す）に対応する
   第２出力を生成する第２手段と 、 ｋ_１が前記２つの２進演算の第１の２進演算の実行によ
   り生成された結果の最上位ビットへの桁上げを表し、前
   記複数ビットオペランドに応答し、第３の項ｋ_１（ａ_０
   Ｖｄ_０）’に対応する第３出力を生成する第３手段と、 ｆ_１が前記第２の２進演算の実行により生成された結果
   の最上位ビットへの桁上げを表すときに前記複数ビット
   の和および桁上げ信号に応答し、第４の項ｆ_１（ｓ_０Ｖ
   ｌ_１），に対応する第４の出力を生成する第４手段と、 前記第１、第２、第３、および第４手段に接続され、前
   記第１、第２、第３、および第４の出力の排他的論理和
   を取ることにより前記オーバーフロー信号を生成する排
   他的論理和手段と、を有していることを特徴とする機
   構。
2. 【請求項２】ｃ_０が前記第２の２進演算の実行から生成
   される符号ビットからの桁上げであり、ｃ_１が前記符号
   ビットへの桁上げであり、ビット位置ｉ＋１での桁上げ
   ｃ_ｉ＋１が ｃ_ｉ＋１＝ｋ_ｉ＋１Ｖｌ_ｉ＋１Ｖｆ_ｉ＋１ によって与えられる前記第２の２進演算が続く前記第１
   の２進演算の連続実行によって発生させられるときに、
   前記論理手段は、 ＯＦ＝ｃ_０Ｖｃ_１ によって与えられるオーバーフロー信号ＯＦを生成する
   ことを特徴とする請求項１記載の機構。
3. 【請求項３】ａ_０，ｂ_０，およびｄ_０が最上位オペラン
   ドビットであり、ａ_ｎ−１，ｂ_ｎ−１およびｄ_ｎ−１が
   最下位オペランドビットである３つの複数ビットオペラ
   ンドａ_ｉ，ｂ_ｉおよびｄ_ｉ （０≦ｉ≦ｎ−１）を受信
   するよう接続された桁上げセーブ加算器部分を有し、前
   記３つの複数ビットオペランドに応答して、第１および
   第２演算命令の連続実行を表す１対の２進演算を同時に
   実行する３オペランド演算論理機構ＡＬＵ内でオーバー
   フローを決定する方法において、 ｓ_０および１_０が各々最上位和および桁上げビットであ
   り、ａ_ｎ−１およびｌ_ｎ−１が各々最下位和および桁上
   げビットを表わす複数ビット和ｓ_ｉおよび桁上げ信号ｌ
   _ｉ（０≦ｉ≦ｎ−１）を、前記桁上げセーブ加算器にお
   いて生成する第１生成過程と、 前記複数ビット和および桁上げ信号と前記複数ビットオ
   ペランドに応答してオーバーフロー状態を示し、前記第
   １命令の実行の後で前記第２命令の実行によるオーバー
   フローを表すオーバーフロー信号を生成する第２生成過
   程と、を備え、前記第２生成過程は、 前記オペランドに応答して第１方程式要因信号ｂ_０（ａ
   _０Ｖｄ_０）を生成する過程と、 前記オペランドに応答して第２方程式要因信号ｓ_０’ｌ
   _１を生成する過程と、 第３方程式要因信号ｋ_１（ａ_０Ｖｄ_０）’を生成し（ｋ
   _１は前記第１演算命令のみの実行結果の最上位ビットへ
   の桁上げを表す）過程と、 第４方程式要因信号ｆすなわちｆ_１（ｓ_０Ｖｌ_１）’
   （ｆ_１は前記第１演算の後で前記第２演算命令の実行結
   果である最上位ビットへの桁上げを表す）を生成する過
   程と、 前記第１、第２、第３および第４の方程式要因信号の排
   他的論理和を取ることにより前記オーバーフロー信号を
   生成する過程とを有していることを特徴とする方法。