JPH01157180A - スキャンコンバータ - Google Patents
スキャンコンバータInfo
- Publication number
- JPH01157180A JPH01157180A JP62315742A JP31574287A JPH01157180A JP H01157180 A JPH01157180 A JP H01157180A JP 62315742 A JP62315742 A JP 62315742A JP 31574287 A JP31574287 A JP 31574287A JP H01157180 A JPH01157180 A JP H01157180A
- Authority
- JP
- Japan
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- raster
- image
- memory
- frame memory
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 230000009977 dual effect Effects 0.000 claims abstract description 17
- 238000010586 diagram Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 1
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はインターレース画像をノンインターレース画
像に変換す゛るためのスキャンコンバータに関する。
像に変換す゛るためのスキャンコンバータに関する。
従来のスキャンコンバータはノンインターレースｌｌｉ
像１画面分のメモリを備え、６４０Ｘ４００×２４ビツ
トの画像では６Ｍビットのメモリが必要であった。また
スキャンコンバータはリアルタイムで画像を生成する必
要があるため、高速のメモリＩＣを必要とし、高価なメ
モリＩＣを大量に使用しなければならなかった。
像１画面分のメモリを備え、６４０Ｘ４００×２４ビツ
トの画像では６Ｍビットのメモリが必要であった。また
スキャンコンバータはリアルタイムで画像を生成する必
要があるため、高速のメモリＩＣを必要とし、高価なメ
モリＩＣを大量に使用しなければならなかった。
この発明はこのような従来の問題点を解消すべく創案さ
れたもので、ノンインターレース画像の約半分のメモリ
容量で回路を構成できかつ充分な高速で作動し得るスキ
ャンコンバータを提供することを目的とする。
れたもので、ノンインターレース画像の約半分のメモリ
容量で回路を構成できかつ充分な高速で作動し得るスキ
ャンコンバータを提供することを目的とする。
この発明に係るスキャンコンバータは、インターレース
画像の１フレームを保持し得るフレームメモリ部および
１ラスタを保持し得るラインメモリ部を有するメモリを
用い、フレームメモリ部から１ラスタ分読み出すごとに
、読出しが済りだメモリ領域に次のインターレース画像
を１ラスタずつ書き込み、あるいは次のインターレース
画像を１ラスタずつラインメモリ部に書き込んｔこ後フ
レームメモリ部から１ラスタ分の画像を読出し、読出し
が行なわれた記憶領域にラインメモリ部内のラスタを移
すものである。
画像の１フレームを保持し得るフレームメモリ部および
１ラスタを保持し得るラインメモリ部を有するメモリを
用い、フレームメモリ部から１ラスタ分読み出すごとに
、読出しが済りだメモリ領域に次のインターレース画像
を１ラスタずつ書き込み、あるいは次のインターレース
画像を１ラスタずつラインメモリ部に書き込んｔこ後フ
レームメモリ部から１ラスタ分の画像を読出し、読出し
が行なわれた記憶領域にラインメモリ部内のラスタを移
すものである。
次にこの発明に係るスキャンコンバータの一実施例を図
面に基づいて説明する。
面に基づいて説明する。
第１図において、スキャンコンバータはＦＩＦｏｌ、デ
ュアルポートメモリ２．Ｄ／Ａ変換部３を備え、ＦＩＦ
ＯＩにおいては、インターレースの１１ａ号Ｓをファー
ストインファーストアウトで入出力し、−旦インターレ
ースのタイミングで取り込んだ画像をノンインターレー
スのタイミングで出力する。ＦＩＦＯＩから出力された
画像はデュアルポートメモリのＳＡＭに書ぎ込まれつつ
、Ｄ／Ａ変換ｕ３に入力される。Ｄ／Ａ変換菱３がスキ
ャンコンバータでノンインターレース化された画像をア
ナログ化する。
ュアルポートメモリ２．Ｄ／Ａ変換部３を備え、ＦＩＦ
ＯＩにおいては、インターレースの１１ａ号Ｓをファー
ストインファーストアウトで入出力し、−旦インターレ
ースのタイミングで取り込んだ画像をノンインターレー
スのタイミングで出力する。ＦＩＦＯＩから出力された
画像はデュアルポートメモリのＳＡＭに書ぎ込まれつつ
、Ｄ／Ａ変換ｕ３に入力される。Ｄ／Ａ変換菱３がスキ
ャンコンバータでノンインターレース化された画像をア
ナログ化する。
デュアルポートメモリ２のＲＡＭ部には、インターレー
ス画像を１画面分保持し得るフレームメモリ部と、１ラ
スタ部の画像を保持し得るラインメモリ部が割りつけら
れている。ここでフレームメモリ部における各ラスタを
保持するアドレスを０〜２５５とし、ラインメモリ部の
アドレスを「ｘ」で表示する。
ス画像を１画面分保持し得るフレームメモリ部と、１ラ
スタ部の画像を保持し得るラインメモリ部が割りつけら
れている。ここでフレームメモリ部における各ラスタを
保持するアドレスを０〜２５５とし、ラインメモリ部の
アドレスを「ｘ」で表示する。
インターレース画像はノンインターレース画像における
奇数番目のラスタよりなる画像、または偶数番目のラス
タよりなる画像のいずれかであり、デュアルポートメモ
リのコントロールはいずれの画像がＦＩＦＯＩから出力
されるかによって異なる。デュアルポートメモリのコン
トロールは図示しないアドレス、読み書きコントロール
手段によって行なわれる。
奇数番目のラスタよりなる画像、または偶数番目のラス
タよりなる画像のいずれかであり、デュアルポートメモ
リのコントロールはいずれの画像がＦＩＦＯＩから出力
されるかによって異なる。デュアルポートメモリのコン
トロールは図示しないアドレス、読み書きコントロール
手段によって行なわれる。
第２図はＦＩＲＦＯから偶数番目のラスタのインターレ
ース画像が出力される場合（Ａ）と、ＦＩＦＯから奇数
番目のラスタのインターレース画像が出力とれる場合（
Ｂ）との読み書きのタイミングとアドレスを示している
。
ース画像が出力される場合（Ａ）と、ＦＩＦＯから奇数
番目のラスタのインターレース画像が出力とれる場合（
Ｂ）との読み書きのタイミングとアドレスを示している
。
今ＦＩＦＯＩから偶数番目のラスタのインターレース画
像が出力され、デュアルポートメモリ２ＯＲＡＭ部の０
〜２５５番地には既にその前の奇数番目のラスタのイン
ターレース画像が格納されていたとすると、まずＲＡＭ
部の０番地から１ラスタの画像がＳＡＭ部に転送され、
その後１画素ずつＤ／Ａ変換器３に送られる。続いて０
番地から再び１ラスタ分の画像がＳＡＭ部に転送される
が、これはダミーである。次にＦＩＦＯＩから１ラスタ
分の画像が１画素ずつＤ／Ａ変換器３に送られ、同時に
、デュアルポートメモリ２のＳＡＭ部に書き込まれる。
像が出力され、デュアルポートメモリ２ＯＲＡＭ部の０
〜２５５番地には既にその前の奇数番目のラスタのイン
ターレース画像が格納されていたとすると、まずＲＡＭ
部の０番地から１ラスタの画像がＳＡＭ部に転送され、
その後１画素ずつＤ／Ａ変換器３に送られる。続いて０
番地から再び１ラスタ分の画像がＳＡＭ部に転送される
が、これはダミーである。次にＦＩＦＯＩから１ラスタ
分の画像が１画素ずつＤ／Ａ変換器３に送られ、同時に
、デュアルポートメモリ２のＳＡＭ部に書き込まれる。
次のタイミ°ングでＳＡＭ部に書き込まれた画像はＲＡ
ＭのＯ番地に転送される。ここでデュアルポートメモリ
２のアドレスを出力きれ、続いてＦＩＦＯＩから次の偶
数番目のラスタが出力されるとともに、そのラスタの画
像がＲＡＭの部１番地に格納される。この操作を繰返す
ことにより、ノンインターレースの画像を生成しつつ、
ＲＡＭ部のＯ番地〜２５５番地の奇数番目のラスタの画
像を次の偶数番目のラスタの画像に入れかえることがで
きる。
ＭのＯ番地に転送される。ここでデュアルポートメモリ
２のアドレスを出力きれ、続いてＦＩＦＯＩから次の偶
数番目のラスタが出力されるとともに、そのラスタの画
像がＲＡＭの部１番地に格納される。この操作を繰返す
ことにより、ノンインターレースの画像を生成しつつ、
ＲＡＭ部のＯ番地〜２５５番地の奇数番目のラスタの画
像を次の偶数番目のラスタの画像に入れかえることがで
きる。
このように偶数番目のラスタの画像がＲＡＭ部に保持さ
れたときにはＦＩＦＯＩからは奇数番目のラスタの画像
が出力される。ＦＩＦＯＩから出力された最初のラスタ
の画像はＤ／Ａ変換器３に送られるとともにデュアルポ
ートメモリ２ＱＳＡＭ部に入力され、ＳＡＭ部に保持さ
れた画像をＲＡＭのラインメモリ部に転送される。次に
ＲＡＭ部におけるアドレス０番地の画像がＳＡＭ部に転
送され、１画素ずつＤ／Ａ変換Ｎ３に出力される。ここ
でラインメモリ部の画像は一旦ＳＡＭ部に転送され、続
いてＲＡＭ部のアドレス０番地に転画素ずつ出力される
。このラスタの画像はＤ／Ａ変換器へ送られるとともに
、ＳＡＭ部に格納された後にラインメモリ部に転送され
る。ここでアドレスカウンタのラスタがＳＡＭ部へ転送
されて１画素ずつ出力され、その後ラインメモリ部の画
像はＳＡＭ部に転送きれた後にアドレス１番地に転送さ
れる。
れたときにはＦＩＦＯＩからは奇数番目のラスタの画像
が出力される。ＦＩＦＯＩから出力された最初のラスタ
の画像はＤ／Ａ変換器３に送られるとともにデュアルポ
ートメモリ２ＱＳＡＭ部に入力され、ＳＡＭ部に保持さ
れた画像をＲＡＭのラインメモリ部に転送される。次に
ＲＡＭ部におけるアドレス０番地の画像がＳＡＭ部に転
送され、１画素ずつＤ／Ａ変換Ｎ３に出力される。ここ
でラインメモリ部の画像は一旦ＳＡＭ部に転送され、続
いてＲＡＭ部のアドレス０番地に転画素ずつ出力される
。このラスタの画像はＤ／Ａ変換器へ送られるとともに
、ＳＡＭ部に格納された後にラインメモリ部に転送され
る。ここでアドレスカウンタのラスタがＳＡＭ部へ転送
されて１画素ずつ出力され、その後ラインメモリ部の画
像はＳＡＭ部に転送きれた後にアドレス１番地に転送さ
れる。
この操作を繰返すことにより、ノンインターレースの画
像を生成しつつ、ＲＡＭ部のＯ番地〜２５５番地の偶数
番目のラスタの画像を次の奇数番目のラスタの画像に入
れかえることができる。
像を生成しつつ、ＲＡＭ部のＯ番地〜２５５番地の偶数
番目のラスタの画像を次の奇数番目のラスタの画像に入
れかえることができる。
第２図の波形図から明らかなように、デュアルポートメ
モリの読出しくＲで示す。）、書き込み（Ｗで示す。）
はいずれのラスタの画像においてもＲ２回、Ｗ２回が交
互に生じ、またそのとぎのアドレスは、ＦＩＦＯからｇ
４数番目のラスタの画像を出力するときは、１サイクル
の読み書きにおいて同一であり、ＦＩＦＯから奇数番目
のラスタの画像を出力すると艶は、１回目のＲと１回目
のＷが同一アドレス、２回目のＲと２回目のＷがライン
メモリ部のアドレスになワている。
モリの読出しくＲで示す。）、書き込み（Ｗで示す。）
はいずれのラスタの画像においてもＲ２回、Ｗ２回が交
互に生じ、またそのとぎのアドレスは、ＦＩＦＯからｇ
４数番目のラスタの画像を出力するときは、１サイクル
の読み書きにおいて同一であり、ＦＩＦＯから奇数番目
のラスタの画像を出力すると艶は、１回目のＲと１回目
のＷが同一アドレス、２回目のＲと２回目のＷがライン
メモリ部のアドレスになワている。
従って読出し、書ぎ込みのコントロール信号は両画面に
ついて共通化でき、アドレス指定は奇数番目のラスタの
画像をＦＩＦＯから出力する際に２回目のＲ，Ｗ時にア
ドレスカウンタの出力にかえて一定のアドレスを使用す
ればよい。これにょってデュアルポートメモリをコント
ロールするコントロール部は極めて単純な構成とするこ
とがでざる。
ついて共通化でき、アドレス指定は奇数番目のラスタの
画像をＦＩＦＯから出力する際に２回目のＲ，Ｗ時にア
ドレスカウンタの出力にかえて一定のアドレスを使用す
ればよい。これにょってデュアルポートメモリをコント
ロールするコントロール部は極めて単純な構成とするこ
とがでざる。
またＳＡＭ部、ＲＡＭ部間のデータ転送は１ラスタ単位
で行われ、ＳＡＭ部への書き込み、読出しは１クロツク
で行なわれるので、その入出力速度はノンインターレー
スの画像をリアルタイムで生成するのに充分な程度高速
である。
で行われ、ＳＡＭ部への書き込み、読出しは１クロツク
で行なわれるので、その入出力速度はノンインターレー
スの画像をリアルタイムで生成するのに充分な程度高速
である。
第３図はこの発明の第２実施例を示すものであり、デュ
アルポートメモリにかえて、通常のＲＡＭ５とシリアル
・パラレル・シリアル変換器５を採用している。変換Ｍ
５はＦＩＦＯＩからのシリアル出力を一旦保持した後に
パラレルデータとしてＲＡＭに転送し、ある、いはＲＡ
Ｍのデータをパラレルデータとして読出し、シリアル出
力する。
アルポートメモリにかえて、通常のＲＡＭ５とシリアル
・パラレル・シリアル変換器５を採用している。変換Ｍ
５はＦＩＦＯＩからのシリアル出力を一旦保持した後に
パラレルデータとしてＲＡＭに転送し、ある、いはＲＡ
Ｍのデータをパラレルデータとして読出し、シリアル出
力する。
ＲＡＭ４および変ＩＪｊ［５の組合せはデュアルポート
メモリと同様に機能し、アドレスおよび読出し、書き込
みのコントロールも同様に行なわれる。
メモリと同様に機能し、アドレスおよび読出し、書き込
みのコントロールも同様に行なわれる。
前述のとおり、この発明に係やスキャンコンバータは、
インターレース画像の１フレームを保持し得るフレーム
メモリ部わよび１ラスタを保持し得るラインメモリ部を
有するメモリを用い、フレームメモリ部から１ラスタ分
読み出すごとに、読み出しが済んだメモリ領域に次のイ
ンターレース画像を１ラスタずつ書ぎ込み、あるいは次
のインターレース画像を１ラスタずつラインメモリ部に
書き込んだ後フレームメモリ部から１ラスタ分の画像を
読出し、読出しが４′ｉなわれた記Ｉｆｉ域にラインメ
モリ部内のラスタを移すので、ノンインターレース画像
の約半分のメモリ容量で回路を構成できかつ充分な高速
で作動し得るという優れた効果を有する。
インターレース画像の１フレームを保持し得るフレーム
メモリ部わよび１ラスタを保持し得るラインメモリ部を
有するメモリを用い、フレームメモリ部から１ラスタ分
読み出すごとに、読み出しが済んだメモリ領域に次のイ
ンターレース画像を１ラスタずつ書ぎ込み、あるいは次
のインターレース画像を１ラスタずつラインメモリ部に
書き込んだ後フレームメモリ部から１ラスタ分の画像を
読出し、読出しが４′ｉなわれた記Ｉｆｉ域にラインメ
モリ部内のラスタを移すので、ノンインターレース画像
の約半分のメモリ容量で回路を構成できかつ充分な高速
で作動し得るという優れた効果を有する。
第１図はこの発明に係るスキャンコンバータの一実施例
を示すブロック図、第２図は同実施例におけるメモリの
アドレスおよび読み書きのコントロール信号を示す波形
図、第３図は第２実施例を示すブロック図である。 １・・・ＰＩＦｏ、２・・・デュアルポートメモリ、３
・・・Ｄ／Ａ変換器、４・・・ＲＡＭ、５・・・シリア
ル・パラレル・シリアル変換基。
を示すブロック図、第２図は同実施例におけるメモリの
アドレスおよび読み書きのコントロール信号を示す波形
図、第３図は第２実施例を示すブロック図である。 １・・・ＰＩＦｏ、２・・・デュアルポートメモリ、３
・・・Ｄ／Ａ変換器、４・・・ＲＡＭ、５・・・シリア
ル・パラレル・シリアル変換基。
Claims (4)
- （１）インターレース画像の１フレームを保持し得るフ
レームメモリ部および１ラスタを保持し得るラインメモ
リ部とを有するメモリと、ノンインターレース画像にお
ける奇数番目のラスタに対応したインターレース画像が
前記フレームメモリ部に保持されているときには、メモ
リ中の画像をラスタ順に１ラスタ読み出すごとにその読
み出きれたメモリ領域に次の偶数番目のラスタに対応し
た画像をラスタ順に１ラスタずつ書き込み、ノンインタ
ーレース画像における偶数番目のラスタに対応したイン
ターレース画像が前記フレームメモリ部に保持されてい
るときには、次の奇数番目のラスタに対応した画像を１
ラスタずつ前記ラインメモリ部に書き込み、フレームメ
モリ部の画像が１ラスタ読み出されるごとにその読み出
されたメモリ領域にラインメモリ部内の画像を移すよう
なアドレス・読み書き制御手段とを備えたスキャンコン
バータ。 - （２）メモリはＲＡＭおよびシリアル・パラレル・シリ
アル変換部よりなることを特徴とする特許請求の範囲第
１項記載のスキャンコンバータ。 - （３）メモリはデュアルポートメモリよりなることを特
徴とする特許請求の範囲第１項記載のスキャンコンバー
タ。 - （４）アドレス・読み書き制御手段は、フレームメモリ
部にノンインターレース画像における奇数番目のラスタ
に対応したインターレース画像が保持されているときに
は、フレームメモリ部の同一アドレスについて読出し２
回、書き込み２回を行った後にアドレスをインクリメン
トする操作を繰返し、フレームメモリ部にノンインター
レース画像における偶数番目ラスタに対応したインター
レース画像が保持されているときには、ラインメモリ部
に対応する書き込み、フレームメモリ部の読出し、ライ
ンメモリ部の読出し、フレームメモリ部への書き込みの
後にフレームメモリのアドレスをインクリメントする操
作を繰返すようになっている特許請求の範囲第２項また
は第３項記載のスキャンコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62315742A JP2622533B2 (ja) | 1987-12-14 | 1987-12-14 | スキャンコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62315742A JP2622533B2 (ja) | 1987-12-14 | 1987-12-14 | スキャンコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01157180A true JPH01157180A (ja) | 1989-06-20 |
| JP2622533B2 JP2622533B2 (ja) | 1997-06-18 |
Family
ID=18068988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62315742A Expired - Lifetime JP2622533B2 (ja) | 1987-12-14 | 1987-12-14 | スキャンコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2622533B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190117680A (ko) * | 2017-03-24 | 2019-10-16 | 엘지전자 주식회사 | 페이징 메시지를 수신하는 방법 및 이를 위한 단말 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6468188A (en) * | 1987-09-09 | 1989-03-14 | Seiko Epson Corp | Double speed conversion circuit |
-
1987
- 1987-12-14 JP JP62315742A patent/JP2622533B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6468188A (en) * | 1987-09-09 | 1989-03-14 | Seiko Epson Corp | Double speed conversion circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190117680A (ko) * | 2017-03-24 | 2019-10-16 | 엘지전자 주식회사 | 페이징 메시지를 수신하는 방법 및 이를 위한 단말 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2622533B2 (ja) | 1997-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080411 Year of fee payment: 11 |