JPH01144287A - データ記憶装置 - Google Patents
データ記憶装置Info
- Publication number
- JPH01144287A JPH01144287A JP62303735A JP30373587A JPH01144287A JP H01144287 A JPH01144287 A JP H01144287A JP 62303735 A JP62303735 A JP 62303735A JP 30373587 A JP30373587 A JP 30373587A JP H01144287 A JPH01144287 A JP H01144287A
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- JP
- Japan
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- memory
- data
- control circuit
- signal
- memories
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- 230000015654 memory Effects 0.000 title claims abstract description 123
- 230000008054 signal transmission Effects 0.000 claims abstract description 25
- 238000013500 data storage Methods 0.000 claims description 18
- 230000005540 biological transmission Effects 0.000 claims description 13
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はデータ記憶装置に関し、特にメモリに記憶し
たデータを該メモリの２つの端子から独立にリードライ
ト制御できる２端子記憶装置を有するものに関するもの
である。
たデータを該メモリの２つの端子から独立にリードライ
ト制御できる２端子記憶装置を有するものに関するもの
である。
第４図は従来のデータ記憶装置を示し、図において、１
１は２つのデータ入出力用端子を持ち、データを記憶す
るメモリ、１２ａはメモリ内のデータのリードライトを
該メモリ１１の１つの端子から制御するメモリ制御回路
、１２ｂは同じくもう１端子用のメモリ制御回路、１３
ａ、１３ｂはそれぞれメモリ制御回路１２ａ、１２ｂに
対してアクセスＨ御指示を伝達するアクセス信号線、１
４ａ、１４ｂはそれぞれメモリ制御回路１２ａ１１２ｂ
に対してリードもしくはライト指示を伝達するリードラ
イト信号線、１５ａ、１５ｂはそれぞれメモリ制御回路
１２ａ、１２ｂを介してメモＩＪ １１へ書き込むデー
タ、もしくはメモリ１１から読み出したデータを伝達す
るデータ信号線である。なお、第４図ではデータ記憶装
置として、２端子記憶装置が縦横各２列の合計４つある
ものを示している。
１は２つのデータ入出力用端子を持ち、データを記憶す
るメモリ、１２ａはメモリ内のデータのリードライトを
該メモリ１１の１つの端子から制御するメモリ制御回路
、１２ｂは同じくもう１端子用のメモリ制御回路、１３
ａ、１３ｂはそれぞれメモリ制御回路１２ａ、１２ｂに
対してアクセスＨ御指示を伝達するアクセス信号線、１
４ａ、１４ｂはそれぞれメモリ制御回路１２ａ１１２ｂ
に対してリードもしくはライト指示を伝達するリードラ
イト信号線、１５ａ、１５ｂはそれぞれメモリ制御回路
１２ａ、１２ｂを介してメモＩＪ １１へ書き込むデー
タ、もしくはメモリ１１から読み出したデータを伝達す
るデータ信号線である。なお、第４図ではデータ記憶装
置として、２端子記憶装置が縦横各２列の合計４つある
ものを示している。
次に動作について説明する。
第４図において、メモリ１１に接続した２端子のうちの
１端子側に接続したメモリ制御回路１２ａについて説明
する。もう１端子用のメモリ制御回路１２ｂの動作も全
く同様である。
１端子側に接続したメモリ制御回路１２ａについて説明
する。もう１端子用のメモリ制御回路１２ｂの動作も全
く同様である。
まず、メモリ１１に記憶したデータを読み出す動作につ
いて説明する。
いて説明する。
メモリ制御回路１２ａに接続したアクセス信号線１３ａ
及びリードライト信号’４％ １４ ａをこの例では、
次表のように制御するものとする。
及びリードライト信号’４％ １４ ａをこの例では、
次表のように制御するものとする。
従って、メモリ１１のデータの読み出し時は、アクセス
信号’ａ １３ ａ −１ リ一ドライト信号線１４ａ−０ となるように制御信号を本２端子記憶装置に入力する。
信号’ａ １３ ａ −１ リ一ドライト信号線１４ａ−０ となるように制御信号を本２端子記憶装置に入力する。
メモリ制御回路１２ａはメモリ１１内のデータを読出し
、データ信号線１５ａに出力する。
、データ信号線１５ａに出力する。
次にデータ信号！１５ａのデータをメモリ１１に記憶す
る動作を説明する。
る動作を説明する。
前表に従って次のように制御信号を２端子記憶装置に入
力する。
力する。
アクセス信号線１３ａ−１
リードライト信号線ｔ４ａ−１
メモリ制御回路１２ａはデータ信号線１５ａより伝達さ
れたデータをメモリ１１に書き込む。
れたデータをメモリ１１に書き込む。
従来のデータ記憶装置は以上のように構成されているの
で、記憶したデータをとなりのメモリへ順送りに移動す
る場合には、記憶内容をリードアクセスにより２端子記
憶装置外に読み出した後、別の位置の２端子記憶装置の
メモリに対してライトアクセスにより再度書き込まなけ
ればならず、処理に多くの時間を要するなどの問題点が
あった。
で、記憶したデータをとなりのメモリへ順送りに移動す
る場合には、記憶内容をリードアクセスにより２端子記
憶装置外に読み出した後、別の位置の２端子記憶装置の
メモリに対してライトアクセスにより再度書き込まなけ
ればならず、処理に多くの時間を要するなどの問題点が
あった。
この発明は上記のような問題点を解消するためになされ
たもので、２端子記憶装置外からの制御信号に従って、
２端子記憶装置のメモリ内の記憶データを順次直接とな
りの２端子記憶装置のメモリに移すことができるデータ
記憶装置を得ることを目的としている。
たもので、２端子記憶装置外からの制御信号に従って、
２端子記憶装置のメモリ内の記憶データを順次直接とな
りの２端子記憶装置のメモリに移すことができるデータ
記憶装置を得ることを目的としている。
この発明に係るデータ記憶装置は、その２端子記憶装置
のメモリ間に信号伝達制御回路を設け、メモリと該１言
号伝達制御回路間をメモリ信号線で接続し、メモリの記
憶データをクロック信号等に基づいてメモリ相互間で伝
達するようにしたものである。
のメモリ間に信号伝達制御回路を設け、メモリと該１言
号伝達制御回路間をメモリ信号線で接続し、メモリの記
憶データをクロック信号等に基づいてメモリ相互間で伝
達するようにしたものである。
この発明においては、２＠子記憶装置のメモリ間に信号
伝達制御回路を設け、メモリと該信号伝達制御回路間を
メモリ信号線で接続し、メモリの記憶データをクロック
信号等に基づいてメモリ相互間で伝達するようにしたか
ら、２端子記憶装置外からクロック信号線を介して入力
されるクロック信号に同期して、メモリ内のデータを順
次となりのメモリへ直接伝達することができる。
伝達制御回路を設け、メモリと該信号伝達制御回路間を
メモリ信号線で接続し、メモリの記憶データをクロック
信号等に基づいてメモリ相互間で伝達するようにしたか
ら、２端子記憶装置外からクロック信号線を介して入力
されるクロック信号に同期して、メモリ内のデータを順
次となりのメモリへ直接伝達することができる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による２端子記憶装置を有す
るデータ記憶装置を示し、図において、１１は２つのデ
ータ入出力用端子を持ち、データを記憶するメモリ、１
２ａはメモリ１１内のデータのリードライトを該メモリ
１１の１つの端子から制御するメモリ制御回路、１２ｂ
は同じくもう１端子用のメモリ制御回路、！３ａ、１３
ｂはそれぞれメモリ制御回路ｊ２，２．１２ｂに対して
アクセス制御指示を伝達するアクセス信号線、１４ａ、
１４ｂはそれぞれメ干り制御回路１２ａ、１２ｂに対し
てリードもしくはライト指示を伝達するリードライト信
号線である。
るデータ記憶装置を示し、図において、１１は２つのデ
ータ入出力用端子を持ち、データを記憶するメモリ、１
２ａはメモリ１１内のデータのリードライトを該メモリ
１１の１つの端子から制御するメモリ制御回路、１２ｂ
は同じくもう１端子用のメモリ制御回路、！３ａ、１３
ｂはそれぞれメモリ制御回路ｊ２，２．１２ｂに対して
アクセス制御指示を伝達するアクセス信号線、１４ａ、
１４ｂはそれぞれメ干り制御回路１２ａ、１２ｂに対し
てリードもしくはライト指示を伝達するリードライト信
号線である。
また、１５ａ、１５ｂはそれぞれメモリ制御回路１２ａ
、１’２ｂを介してメモリ１１へ書き込むデータ、もし
くはメモリから読み出したデータを伝達するデータ信号
線、１６は２つの２端子記憶装置間に設けられ、そのメ
モリ間でメモリ内のデータの伝達を制御する信号伝達制
御回路、１７はメモリ１１と信号伝達制御回路１６間で
メモリ内データを伝達するためのメモリ信号線、１８は
信号伝達制御回路１６に対して信号の伝達タイミングを
伝達するクロック信号線である。
、１’２ｂを介してメモリ１１へ書き込むデータ、もし
くはメモリから読み出したデータを伝達するデータ信号
線、１６は２つの２端子記憶装置間に設けられ、そのメ
モリ間でメモリ内のデータの伝達を制御する信号伝達制
御回路、１７はメモリ１１と信号伝達制御回路１６間で
メモリ内データを伝達するためのメモリ信号線、１８は
信号伝達制御回路１６に対して信号の伝達タイミングを
伝達するクロック信号線である。
次に動作について説明する。
第１図において、メモリ１１に接続した２つのメモリ制
御回路の動作にノいては従来の装置と同じであり、２端
子のうち１端子側のメモリ制御回路１２ａについて説明
する。
御回路の動作にノいては従来の装置と同じであり、２端
子のうち１端子側のメモリ制御回路１２ａについて説明
する。
まず、メモリ１１に記憶したデータを読み出す動作につ
いて説明する。
いて説明する。
この例ではメモリ制御回路１２ａに接続したアクセス信
号線１３ａ及びリードライト信号線１４ａを次表のよう
に制御するものとする。
号線１３ａ及びリードライト信号線１４ａを次表のよう
に制御するものとする。
従ってメモリ１１のデータの読み出し時は次のような制
御信号を２端子記憶装置に入力する。
御信号を２端子記憶装置に入力する。
アクセス信号線１３ａ−１
リードライト信号線１４ａ−０
メモリ制御回路Ｉ２ａはメモリ１１内のデータを読み出
し、データ信号線１５ａに出力する。
し、データ信号線１５ａに出力する。
次にデータ信号′ａ１５ ａのデータをメモリ１１に記
憶する動作を説明する。
憶する動作を説明する。
前記の表に従って、次のような制御信号を本２端子記憶
装置に入力する。
装置に入力する。
アクセス信号線１３ａ−１
リードライト信号線１４ａ−１
メモリ制御回路１２ａはデータ信号ｖＡ１５ａより伝達
されたデータをメモリ１１に書き込む。
されたデータをメモリ１１に書き込む。
もう１端子についてもメモリ制御回路１２ｂを介して同
様に動作する。
様に動作する。
次にメモリ１１内のデータの順次伝達動作について説明
する。
する。
信号伝達制御回路１６は本実施例では次の動作をする。
まず、クロック信号線１８を０ （低）の状態に制御す
ると、信号伝達制御回路１６の前段のメモリ１１内のデ
ータがメモリ信号線１７を介して信号伝達制御回路１６
へ伝達され、この信号伝達制御回路１６は前記の表に従
って、このメモリ内容を保持する。
ると、信号伝達制御回路１６の前段のメモリ１１内のデ
ータがメモリ信号線１７を介して信号伝達制御回路１６
へ伝達され、この信号伝達制御回路１６は前記の表に従
って、このメモリ内容を保持する。
次にクロック信号！１８を１ （高）の状態に制御する
と、信号伝達制御回路１６の保持している前段のメモリ
１１内のデータがメモリ信号線１７を介して後段のメモ
リ１１へ伝達され、保持される。
と、信号伝達制御回路１６の保持している前段のメモリ
１１内のデータがメモリ信号線１７を介して後段のメモ
リ１１へ伝達され、保持される。
以上のようにして、メモリ１１の内容は第１図では順次
右隣のメモリ１１に伝達される。
右隣のメモリ１１に伝達される。
この実施例では、第１図に示したようにクロック信号Ｎ
ｌＡ１８を１本として、全回路の信号伝達制御回路１６
に、１種類の信号を同時に供給しているが、このクロッ
ク信号線は複数あってもよい。
ｌＡ１８を１本として、全回路の信号伝達制御回路１６
に、１種類の信号を同時に供給しているが、このクロッ
ク信号線は複数あってもよい。
第２図はクロック信号線が２つある場合のデータ記憶装
置の回路構成を示しており、図において、３８ａはクロ
ック信号線、３８ｂはもう１本のクロック信号線であり
、これ以外は上記第１の実施例の構成と同一である。
置の回路構成を示しており、図において、３８ａはクロ
ック信号線、３８ｂはもう１本のクロック信号線であり
、これ以外は上記第１の実施例の構成と同一である。
次に、このような構成の場合のメモリ制御回路の動作に
ついて説明する。
ついて説明する。
メモリ１１内のデータに対する２端子からのリードライ
ト動作は第１図と同じであるので省略し、メモリ１１間
のデータの伝達制御についてのみ説明する。２本のクロ
ック信号線３８ａ、３８ｂは各々独立に制御可能である
。クロック信号線３８ａは第１図と同様の制御信号を伝
達するが、メモリ間のデータの伝達が行われるのは、第
２図では信号伝達制御回路１６の内、クロック信号線３
８ａに接続した上段の２回路のみである。
ト動作は第１図と同じであるので省略し、メモリ１１間
のデータの伝達制御についてのみ説明する。２本のクロ
ック信号線３８ａ、３８ｂは各々独立に制御可能である
。クロック信号線３８ａは第１図と同様の制御信号を伝
達するが、メモリ間のデータの伝達が行われるのは、第
２図では信号伝達制御回路１６の内、クロック信号線３
８ａに接続した上段の２回路のみである。
この実施例では上記第１の実施例の効果に加えてメモリ
１１内のデータの伝達を一部に限定して制御できる。
１１内のデータの伝達を一部に限定して制御できる。
また、上記第１、第２の実施例では、第１図、第２図に
示したように、信号伝達制御回路１６はクロック信号線
１８あるいは３８ａ、３８ｂのみにより制御されている
が、このクロック信号線に加えて、さらにデータ伝送の
方向制御信号線を設けても良い。
示したように、信号伝達制御回路１６はクロック信号線
１８あるいは３８ａ、３８ｂのみにより制御されている
が、このクロック信号線に加えて、さらにデータ伝送の
方向制御信号線を設けても良い。
第３図はクロック信号線のほかにデータ伝送方向制御信
号線がある場合のデータ記憶装置の回路構成を示し、図
において、４９は信号伝達制御回路４６に対して、メモ
リ１１内のデータをメモリ信号線１７を介して伝達する
方向を制御するデータ伝送方向制御信号線であり、その
他は上記第１の実施例と同一である。
号線がある場合のデータ記憶装置の回路構成を示し、図
において、４９は信号伝達制御回路４６に対して、メモ
リ１１内のデータをメモリ信号線１７を介して伝達する
方向を制御するデータ伝送方向制御信号線であり、その
他は上記第１の実施例と同一である。
次に、このような構成の場合のメモリ制御回路の動作を
説明する。
説明する。
メモリ１１内のデータに対する２端子からのリードライ
ト動作は、第１図と同じであるので省略し、メモリ１１
間のデータの伝達制御について説明する。
ト動作は、第１図と同じであるので省略し、メモリ１１
間のデータの伝達制御について説明する。
本実施例では、信号伝達制御回路４６は次表で示すよう
に動作する。
に動作する。
まず、データ伝送方向制御信号ｗＡ４９−０ （低）の
場合は、第１図の動作と同じである。
場合は、第１図の動作と同じである。
次に、データ伝送方向制御信号線４９−１ （高）の場
合は第１図のデータの流れとは逆になる。
合は第１図のデータの流れとは逆になる。
すなわちクロック信号線１８をＯ（低）の状態に制御す
ると、右側のメモリ１１内のデータがメモリ信号［１７
を介して左側の信号伝達制御回路４６へ伝達され、この
信号伝達制御回路４６は前記の表に従ってこのメモリ内
容を保持する。
ると、右側のメモリ１１内のデータがメモリ信号［１７
を介して左側の信号伝達制御回路４６へ伝達され、この
信号伝達制御回路４６は前記の表に従ってこのメモリ内
容を保持する。
次に、クロック信号線１８を１ （高）の状態に制御す
ると、信号伝達制御回路４６の保持している右側のメモ
リ１１内のデータがメモリ信号線１７を介して左側のメ
モリ１１へ伝達され、保持される。
ると、信号伝達制御回路４６の保持している右側のメモ
リ１１内のデータがメモリ信号線１７を介して左側のメ
モリ１１へ伝達され、保持される。
この実施例では、第１の実施例の効果に加えて、メモリ
１１内のデータを左右いづれの方向にも自由に伝達でき
る効果がある。
１１内のデータを左右いづれの方向にも自由に伝達でき
る効果がある。
以上のように、この発明によれば２端子記憶装置のメモ
リ間に信号伝達制御回路を設け、メモリと該信号伝達制
御回路間をメモリ信号線で接続し、メモリの記憶データ
をクロック信号等に基づいてメモリ相互間で直接伝達す
るようにしたので、２端子記憶装置内のデータを該装置
外に読み出すことなく、しかも高速かつ任意に他の２端
子記憶装置のメモリへ移動できるデータ記憶装置を提供
できる。
リ間に信号伝達制御回路を設け、メモリと該信号伝達制
御回路間をメモリ信号線で接続し、メモリの記憶データ
をクロック信号等に基づいてメモリ相互間で直接伝達す
るようにしたので、２端子記憶装置内のデータを該装置
外に読み出すことなく、しかも高速かつ任意に他の２端
子記憶装置のメモリへ移動できるデータ記憶装置を提供
できる。
第１図はこの発明の第１の実施例による２端子記憶装置
を有するデータ記憶装置の構成図、第２図及び第３図は
それぞれこの発明の第２、第３の実施例によるデータ記
憶装置の構成を示す図、第４図は従来のデータ記憶装置
の一例を示す構成図である。 １１・・・メモリ、１２ａ、１２ｂ・・・メモリ制御回
路、１３ａ、１３ｂ−アクセス信号線、１４ａ。 １４ｂ・・・リードライト信号線、１５ａ、１５ｂ・・
・データ信号線、１６・・・信号伝達制御回路、１７・
・・メモリ信号線、１８．３８ａ、３８ｂ・・・クロッ
ク信号線、４６・・・信号伝達制御回路、４９・・・デ
ータ伝送方向制？Ｉ信号線。 なお、図中同一符号は同一または相当部分を示す。
を有するデータ記憶装置の構成図、第２図及び第３図は
それぞれこの発明の第２、第３の実施例によるデータ記
憶装置の構成を示す図、第４図は従来のデータ記憶装置
の一例を示す構成図である。 １１・・・メモリ、１２ａ、１２ｂ・・・メモリ制御回
路、１３ａ、１３ｂ−アクセス信号線、１４ａ。 １４ｂ・・・リードライト信号線、１５ａ、１５ｂ・・
・データ信号線、１６・・・信号伝達制御回路、１７・
・・メモリ信号線、１８．３８ａ、３８ｂ・・・クロッ
ク信号線、４６・・・信号伝達制御回路、４９・・・デ
ータ伝送方向制？Ｉ信号線。 なお、図中同一符号は同一または相当部分を示す。
Claims (4)
- （１）データ入出力用の２つの端子を有するメモリと、
上記各端子からのデータのリードライトをそれぞれ独立
に制御する２つのメモリ制御回路とからなる複数の２端
子記憶装置を有するデータ記憶装置において、 上記２端子記憶装置のメモリとメモリ信号線を介して接
続され、伝達制御信号に基づいてメモリ間でメモリの記
憶データを伝達する信号伝達制御回路を設けたことを特
徴とするデータ記憶装置。 - （２）上記信号伝達制御回路はクロック信号に基づいて
その前段のメモリの記憶データを後段のメモリに伝達す
るものであることを特徴とする特許請求の範囲第１項記
載のデータ記憶装置。 - （３）上記信号伝達制御回路はクロック信号及びデータ
伝達方向制御信号に基づいてメモリの記憶データをその
前段のメモリから後段のメモリへ、あるいはその逆方向
に伝達するものであることを特徴とする特許請求の範囲
第１項記載のデータ記憶装置。 - （４）上記２つのメモリ制御回路はそれぞれ別々のアク
セス信号線、リードライト信号線及びデータ信号線に接
続されていることを特徴とする特許請求の範囲第１項な
いし第３項のいずれかに記載のデータ記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62303735A JPH01144287A (ja) | 1987-11-30 | 1987-11-30 | データ記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62303735A JPH01144287A (ja) | 1987-11-30 | 1987-11-30 | データ記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01144287A true JPH01144287A (ja) | 1989-06-06 |
Family
ID=17924637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62303735A Pending JPH01144287A (ja) | 1987-11-30 | 1987-11-30 | データ記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01144287A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8307573B2 (en) | 2007-10-31 | 2012-11-13 | Rolic Invest S.A.R.L. | Rotary snow tiller for grooming ski slopes |
| US8353372B2 (en) | 2006-10-06 | 2013-01-15 | Rolic Invest S.Ar.L. | Tracked vehicle |
| US8388072B2 (en) | 2007-06-21 | 2013-03-05 | Rolic Invest S.Ar.L. | Crawler vehicle track grouser |
| US8387288B2 (en) | 2007-10-31 | 2013-03-05 | Rolic Invest S.Ar.L. | Rotary snow tiller for grooming ski slopes |
| US8393095B2 (en) | 2007-10-30 | 2013-03-12 | Rolic Invest S.AR. L. | Rotary snow tiller and ski slope grooming method |
| US8413353B2 (en) | 2007-10-30 | 2013-04-09 | Rolic Invest S.Ar.L. | Hitch device for connecting a groomer vehicle and a ski slope snow grooming implement, and control method employing such a hitch device |
| US8757736B2 (en) | 2008-05-29 | 2014-06-24 | Snowgrolic S. AR. L. | Snow groomer track and snow groomer featuring such a track |
| US8839533B2 (en) | 2009-02-18 | 2014-09-23 | Snowgrolic S.A.R.L. | Snowgroomer including a winch assembly to aid handling of the snowgroomer on steep slopes, and method of operating the winch assembly |
-
1987
- 1987-11-30 JP JP62303735A patent/JPH01144287A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8353372B2 (en) | 2006-10-06 | 2013-01-15 | Rolic Invest S.Ar.L. | Tracked vehicle |
| US8388072B2 (en) | 2007-06-21 | 2013-03-05 | Rolic Invest S.Ar.L. | Crawler vehicle track grouser |
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| US8413353B2 (en) | 2007-10-30 | 2013-04-09 | Rolic Invest S.Ar.L. | Hitch device for connecting a groomer vehicle and a ski slope snow grooming implement, and control method employing such a hitch device |
| US8701312B2 (en) | 2007-10-30 | 2014-04-22 | Snowgrolic S.Ar.L. | Hitch device for connecting a groomer vehicle and a ski slope snow grooming implement, and control method employing such a hitch device |
| US8307573B2 (en) | 2007-10-31 | 2012-11-13 | Rolic Invest S.A.R.L. | Rotary snow tiller for grooming ski slopes |
| US8387288B2 (en) | 2007-10-31 | 2013-03-05 | Rolic Invest S.Ar.L. | Rotary snow tiller for grooming ski slopes |
| US8757736B2 (en) | 2008-05-29 | 2014-06-24 | Snowgrolic S. AR. L. | Snow groomer track and snow groomer featuring such a track |
| US8839533B2 (en) | 2009-02-18 | 2014-09-23 | Snowgrolic S.A.R.L. | Snowgroomer including a winch assembly to aid handling of the snowgroomer on steep slopes, and method of operating the winch assembly |
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