JPS63196968A - 入出力制御装置 - Google Patents
入出力制御装置Info
- Publication number
- JPS63196968A JPS63196968A JP2927687A JP2927687A JPS63196968A JP S63196968 A JPS63196968 A JP S63196968A JP 2927687 A JP2927687 A JP 2927687A JP 2927687 A JP2927687 A JP 2927687A JP S63196968 A JPS63196968 A JP S63196968A
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- JP
- Japan
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- signal
- input
- asynchronous
- interface
- synchronous
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- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔礪要〕
この発明は、処理装置と入出力制御装置と入出力装置と
で構成されるシステムにおいて、処理装置の動作形態（
アクセス方式）、即ち同期式、非同期式に応じてそれぞ
れ入出力制御装置が構成され、例えば同期式の入出力制
御装置を非同期式の処理装置に動作形態を変更する場合
、その目的の外部回路を必要とするということを解決す
るために、入出力制御装置に同期、非同期を選択する選
択回路を設けである。
で構成されるシステムにおいて、処理装置の動作形態（
アクセス方式）、即ち同期式、非同期式に応じてそれぞ
れ入出力制御装置が構成され、例えば同期式の入出力制
御装置を非同期式の処理装置に動作形態を変更する場合
、その目的の外部回路を必要とするということを解決す
るために、入出力制御装置に同期、非同期を選択する選
択回路を設けである。
この発明は、入出力制御装置に係り、特にマイクロプロ
セッサに接続されている入出力制御装置に関するもので
ある。
セッサに接続されている入出力制御装置に関するもので
ある。
処理装置、例えばマイクロプロセッサに接続される入出
力制御装置（以後Ｉ１０コントローラと記す）は、マイ
クロプロセッサの有するバスインターフェースに適合し
たものが必要である。然しＩ１０コントローラの機能面
から、バスインターフェースとは無関係に選択され、後
にバスインタフェースを適合させるために、外部回路を
Ｉ１０コントローラ側に付加するといった手段を用いる
ことがあり、同期／非同期式のインターフェースを有す
るＩ１０コントローラ°が要求されている。
力制御装置（以後Ｉ１０コントローラと記す）は、マイ
クロプロセッサの有するバスインターフェースに適合し
たものが必要である。然しＩ１０コントローラの機能面
から、バスインターフェースとは無関係に選択され、後
にバスインタフェースを適合させるために、外部回路を
Ｉ１０コントローラ側に付加するといった手段を用いる
ことがあり、同期／非同期式のインターフェースを有す
るＩ１０コントローラ°が要求されている。
従来、マイクロプロセッサに接続されるＩ１０コントロ
ーラは、入出力装置を制御すると云う点においては入出
力装置インタフェースの統一がなされているため、どれ
も同じである。然しこのＩ１０コントローラも、同一の
入出力装置を制御するとはいえ機部的には違っている。
ーラは、入出力装置を制御すると云う点においては入出
力装置インタフェースの統一がなされているため、どれ
も同じである。然しこのＩ１０コントローラも、同一の
入出力装置を制御するとはいえ機部的には違っている。
一方、接続されるマイクロプロセッサのバスインタフェ
ースは、同期方式、非同期方式と太き（異なっている。
ースは、同期方式、非同期方式と太き（異なっている。
従って、同期式、非同期式に適合したそれぞれのＩ１０
コントローラを必要としている。
コントローラを必要としている。
上記したように、Ｉ１０コントローラがマイクロプロセ
ッサのバスインターフェースに適合していればよいが、
若しバスインターフェースが異なっていた場合に、この
適合を図るために外部回路等を付加せねばならないとい
う問題がある。
ッサのバスインターフェースに適合していればよいが、
若しバスインターフェースが異なっていた場合に、この
適合を図るために外部回路等を付加せねばならないとい
う問題がある。
この発明は上記従来の状況から、非同期、同期方式の両
バスインターフェースを簡易な構成で有する入出力制御
装置を提供することを目的とするものである。
バスインターフェースを簡易な構成で有する入出力制御
装置を提供することを目的とするものである。
第１図は本発明の原理図であり、１はマイクロプロセッ
サ、２はＩ１０コントローラ、３は入出力装置、４はメ
モリ、５はシステムクロック発生源である。この発明で
は、Ｉ１０コントローラ２にシステムクロック発生源５
から入力されるシステムクロック信号Ａと非同期方式の
場合に入力されるバス制御信号Ｂとをバスインタフェー
スセレクト信号Ｃによって選択する選択回路２−１が設
けである。
サ、２はＩ１０コントローラ、３は入出力装置、４はメ
モリ、５はシステムクロック発生源である。この発明で
は、Ｉ１０コントローラ２にシステムクロック発生源５
から入力されるシステムクロック信号Ａと非同期方式の
場合に入力されるバス制御信号Ｂとをバスインタフェー
スセレクト信号Ｃによって選択する選択回路２−１が設
けである。
バスインタフェースセレクト信号Ｃが例えばオン状態の
時に、選択回路２−１が非同期インターフェースを有効
にし、信号Ｃがオフ状態になると、同期インターフェー
スを有効にする。
時に、選択回路２−１が非同期インターフェースを有効
にし、信号Ｃがオフ状態になると、同期インターフェー
スを有効にする。
非同期インターフェースを有効にすると、ｌノＯコント
ローラ２は、データの読み／書きをバス制御信号Ｂで行
い、転送終了を応答信号としてマイクロプロセッサへ送
る。同期インターフェースが有効となるとシステムクロ
ックによってデータの授受をする。
ローラ２は、データの読み／書きをバス制御信号Ｂで行
い、転送終了を応答信号としてマイクロプロセッサへ送
る。同期インターフェースが有効となるとシステムクロ
ックによってデータの授受をする。
第２図は本発明による入出力制御装置を示す回路図であ
る。第１図と同一箇所は同符号を用いる。
る。第１図と同一箇所は同符号を用いる。
この発明の特徴は第２図の一点鎖線で囲んだ部分にあり
、まずその説明をする。
、まずその説明をする。
選択回路２−１にシステムクロック信号Ａと、アンドゲ
ート２−２を介してバス制御信号Ｂとが入力されている
。これら信号Ａ、Ｂは、バスインターフェースセレクト
信号Ｃによって有効／無効が決定される。即ち、信号Ｃ
が論理゛１′であると、信号Ｂ即ち、非同期の場合がオ
ン状態、論理′１゛ として出力される。従って、アン
ドゲート２−３の再入力は論理゛１゛ となり、アンド
ゲート２−３は論理°１′を出力し、応答信号をマイク
ロプロセッサ１に送る。
ート２−２を介してバス制御信号Ｂとが入力されている
。これら信号Ａ、Ｂは、バスインターフェースセレクト
信号Ｃによって有効／無効が決定される。即ち、信号Ｃ
が論理゛１′であると、信号Ｂ即ち、非同期の場合がオ
ン状態、論理′１゛ として出力される。従って、アン
ドゲート２−３の再入力は論理゛１゛ となり、アンド
ゲート２−３は論理°１′を出力し、応答信号をマイク
ロプロセッサ１に送る。
若し、信号Ｃが論理゛０′を出力すると、信号Ａがオン
状態となり、アンドゲート２−３は応答信号をマイクロ
プロセッサ１に送出しない。上記したように鎖線部分は
動作をする。
状態となり、アンドゲート２−３は応答信号をマイクロ
プロセッサ１に送出しない。上記したように鎖線部分は
動作をする。
まず、システムクロック信号Ａが選択された場合、即ち
、同期式のマイクロプロセッサを使用する場合、データ
の書込みは、書込み信号りとＩ１０セレクト信号Ｆとが
ゲート回路２−４を介してアンドゲート２−５に入力さ
れる。このアンドゲート２−５には、論理°１゛ の信
号Ａとアドレス信号Ｇが入力され、信号Ａ即ち、システ
ムクロックのタイミングでデータＣを書込みレジスタ２
−６にセットする。
、同期式のマイクロプロセッサを使用する場合、データ
の書込みは、書込み信号りとＩ１０セレクト信号Ｆとが
ゲート回路２−４を介してアンドゲート２−５に入力さ
れる。このアンドゲート２−５には、論理°１゛ の信
号Ａとアドレス信号Ｇが入力され、信号Ａ即ち、システ
ムクロックのタイミングでデータＣを書込みレジスタ２
−６にセットする。
読取りを行うと、読取り信号ＥとＩ１０セレクト信号Ｆ
とシステムクロック信号Ａとによってゲート回路２−７
を介し、ゲート回路２−８が「通」状態となり、読取り
レジスタ２−９の内容を読取る。
とシステムクロック信号Ａとによってゲート回路２−７
を介し、ゲート回路２−８が「通」状態となり、読取り
レジスタ２−９の内容を読取る。
即ち、システムクロック信号が選択されると、このシス
テムクロック信号によって読み／ＩＦきが行われ、Ｉ１
０コントローラ２は同期インターフェースとなる。
テムクロック信号によって読み／ＩＦきが行われ、Ｉ１
０コントローラ２は同期インターフェースとなる。
非同期式のマイクロプロセッサを使用して書込み／読取
りをする場合には、バス制御信号Ｂを用いて、アドレス
とデータの有効／無効を示し、入出力装置から返ってく
る応答信号によってバスサイクルを終了すると云う方式
であり、バス制御信号Ｂを選択すると、書込みレジスタ
２−６と読取りレジスタ２−９がバス制御信号Ｂで制御
され、又応答信号は、上記したようにアンドゲート２−
３で作成される。
りをする場合には、バス制御信号Ｂを用いて、アドレス
とデータの有効／無効を示し、入出力装置から返ってく
る応答信号によってバスサイクルを終了すると云う方式
であり、バス制御信号Ｂを選択すると、書込みレジスタ
２−６と読取りレジスタ２−９がバス制御信号Ｂで制御
され、又応答信号は、上記したようにアンドゲート２−
３で作成される。
なお、制御部１０は入出力装置インタフェースを作成し
て入出力装置ｉ１３を制御する。上記説明はマイクロプ
ロセッサとＩ１０コントローラおよび入出力装置をそれ
ぞれ１台として説明を行ったが、複数台であっても何等
支障されないことは云うまでもない。
て入出力装置ｉ１３を制御する。上記説明はマイクロプ
ロセッサとＩ１０コントローラおよび入出力装置をそれ
ぞれ１台として説明を行ったが、複数台であっても何等
支障されないことは云うまでもない。
以上の説明から明らかなように、この発明によれば、入
出力制御装置に接続され名処理装置のバスインターフニ
ーに対する適合は、バスインターフニーセレクト信号を
入力するのみにて行え、処理装置の動作形態に入出力制
御装置を適合させる上できわめて有効な効果を発揮する
。
出力制御装置に接続され名処理装置のバスインターフニ
ーに対する適合は、バスインターフニーセレクト信号を
入力するのみにて行え、処理装置の動作形態に入出力制
御装置を適合させる上できわめて有効な効果を発揮する
。
第１図は本発明の原理図を示すブロック図、第２図は本
発明による入出力制御装置を示す回路図である。 図において、１はマイクロプロセッサ、２はＩ１０コン
トローラ、２−１は選択回路、３は入出力装置を示す。 ノド３６９月、、！Ｔ里１ηや巧両１フ゛Ｏツ７Ｇ口第
１図 ２トーＲトｄＲｒ＝ｔｓ ７ｔ７）婆’ｌｆＤ’１Ａｉ
ｌｔｔｊｔ目ｎ８り第２図
発明による入出力制御装置を示す回路図である。 図において、１はマイクロプロセッサ、２はＩ１０コン
トローラ、２−１は選択回路、３は入出力装置を示す。 ノド３６９月、、！Ｔ里１ηや巧両１フ゛Ｏツ７Ｇ口第
１図 ２トーＲトｄＲｒ＝ｔｓ ７ｔ７）婆’ｌｆＤ’１Ａｉ
ｌｔｔｊｔ目ｎ８り第２図
Claims (1)
- 処理装置（１）に接続され入出力装置（３）の制御を行
う入出力制御装置（２）内に前記処理装置（１）のアク
セス形態即ち同期／非同期方式に応じてバス制御を選択
する選択回路（２−１）を備えことを特徴とする入出力
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2927687A JPS63196968A (ja) | 1987-02-10 | 1987-02-10 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2927687A JPS63196968A (ja) | 1987-02-10 | 1987-02-10 | 入出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63196968A true JPS63196968A (ja) | 1988-08-15 |
Family
ID=12271752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2927687A Pending JPS63196968A (ja) | 1987-02-10 | 1987-02-10 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63196968A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5175820A (en) * | 1990-08-31 | 1992-12-29 | Advanced Micro Devices, Inc. | Apparatus for use with a computing device controlling communications with a plurality of peripheral devices including a feedback bus to indicate operational modes |
-
1987
- 1987-02-10 JP JP2927687A patent/JPS63196968A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5175820A (en) * | 1990-08-31 | 1992-12-29 | Advanced Micro Devices, Inc. | Apparatus for use with a computing device controlling communications with a plurality of peripheral devices including a feedback bus to indicate operational modes |
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