JPH01143096A

JPH01143096A - メモリ装置

Info

Publication number: JPH01143096A
Application number: JP62301365A
Authority: JP
Inventors: Shunpei Kori; 俊平郡; Hideki Usuki; 秀樹臼木; Masatoshi Yano; 矢野　正敏; Hiroshi Ishida; 石田　博史
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1987-11-28
Filing date: 1987-11-28
Publication date: 1989-06-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はＳＲＡＭ（スタティックＲＡＭ）等のメモリ装
置に関し、特にビット線の終端部に可変抵抗手段を設け
たメモリ装置に関する。

〔発明の概要〕

本発明は、ビット線に接続される可変抵抗手段と、その
可変抵抗手段の制御回路を有するメモリ装置において、
上記可変抵抗手段と上記制御回路の各ＭＩＳトランジス
タでカレントミラー回路を構成させることにより、製造
上のばらつきに強（安定した制御を実現するものである
。

〔従来の技術〕

読み出し時と書き込み時でビット線の負荷抵抗のインピ
ーダンスを変化させる可変インピーダンス・ビット（デ
ータ）線負荷回路をメモリ装置に用いる技術が知られて
いる。また、このような技術を開示するものとして、特
公昭６０−４４７４７号公報に記載される技術や、特開
昭６２−２００５９５号公報に記載される技術がある。

第４図は上記可変インピーダンス・ビット線負荷回路を
有するメモリ装置の一例の要部回路図である。一対のビ
ット線ＢＬ、、ＢＬ、の間にメモリセル４０が形成され
る。このメモリセル４ｏは、図示を省略するが、マトリ
クス状に配されてメモリセルアレイとなる。上記ビット
４’１ｌＢＬＩ、ＢＬ２の終端部には可変抵抗手段とし
てのＰＭＯ３トランジスタ４１，４２が接続されている
。これらＰＭＯ３トランジスタ４１，４２の各ソースは
電源電圧Ｖｄｄに接続されており、各ゲートは制御回路
４３に接続されている。制御回路４３は、電源電圧Ｖｄ
ｄと接地電圧ＧＮＤの間で、ダイオード４４．４５およ
びＮＭＯ３トランジスタ４６を直列に接続して構成され
ている。ＮＭＯ３Ｉ−ランジスタ４６のゲートにはリー
ド・ライト信号Ｒ／Ｗが入力し、オン・オフが制御され
る。

このような要部の構成を有するメモリ装置は、制御回路
４３の作動により、読み出し時にＰＭＯＳトランジスタ
４１．４２のゲート電圧が接地電圧とされ、Ｂき込み時
にゲート電圧がダイオード４４．４５の電圧降下を利用
した中間電圧とされる。このため、インピーダンスの急
激な変化を伴わない範囲での書き込み時の低消費電力を
図れる等の利点がある。

〔発明が解決しようさする問題点コしかしながら、このような構造のメモリ装置では、製造
上のばらつきの悪影響を受けやすい。

すなわち、書き込み時の直流動作電流（ＰＭＯＳトラン
ジスタ４１．４２からメモリセル４０へ流れ込む電流）
は、ＰＭＯＳトランジスタ４１゜４２の電流能力で決定
される。しかし、そのゲート電圧を供給する制御回路４
３は、ＮＭＯ３トランジスタからなるダイオード４４．
４５によりその出力電圧値を決定しており、例えばこれ
らダイオード４４．４５の閾値電圧ＶＬｈのばらつきに
より、出力されるゲート電圧が変化し、その結果として
書き込み時の直流動作電流もばらつくことになる。

そこで、本発明は上述の問題点に鑑み、製造上のばらつ
きに強く安定した制御を実現するメモリ装置の提供を目
的とする。

〔問題点を解決するための手段〕

本発明は、メモリセルと、そのメモリセルに接続される
ビット線と、そのビット線に接続される可変抵抗手段と
、その可変抵抗手段の制御回路を有するメモリ装置にお
いて、上記可変抵抗手段に用いられるＭＩＳ）ランジス
クと、上記制御回路に用いられるＭＩＳトランジスタと
がカレントミラー回路を構成することを特徴とするメモ
リ装置により上述の問題点を解決する。

ここで、上記メモリセルは、抵抗負荷型、デイプリージ
ョン負荷型、０ＭＯ３型等の形式を問わない。また、カ
レントミラー回路を構成する各Ｍ■Ｓトランジスタは、
同じプロセスを経て形成されるものとすることができる
。

〔作用〕

前述のように、書き込み時の直流動作電流は、可変抵抗
手段に用いられるＭＩＳトランジスタの電流能力から決
定されるが、そのＭＩＳトランジスタを制御回路のＭＩ
Ｓトランジスタとカレントミラー回路を構成するように
接続することで、その電流能力を製造上のばらつきにも
強く調整することができる。

すなわち、上記各Ｍｉｓ）ランジスクでカレントミラー
回路を構成することで、可変抵抗手段に用いられるＭＩ
Ｓトランジスタを流れる電流！Ｖは、制御回路に用いら
れるＭｒ、トランジスタを流れる電流１ｃで定まり、上
記電流１ｖは上記電流１ｃと比例する関係になる。従っ
て、制御回路に用いられるＭＩＳトランジスタに流れる
電流を制御回路の定電流源等によって、一定とすること
で、四き込み時の、直流動作電流も略一定の値を示すこ
とになる。

また、特に、カレントミラー回路を構成する各ＭＩＳト
ランジスタを同じプロセスで形成することで、その素子
のばらつきの傾向は一様となり、製造上のばらつきが生
じた場合でも、上記カレントミラー回路の各電流の比例
関係も維持されたままとなる。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

第１の実施例本実施例のメモリ装置は、ＳＲＡＭであり、第１図に示
すような基本的な構成を有している。

その回路構成は、まず一対のピッｌ［ＢＬ、。

ＢＬ、に接続するメモリセル１０を有する。このメモリ
セ／Ｌ；１０は、図示を省略しているが、マトリクス状
に配されメモリセルアレイを構成する。

また、対をなすビット線もメモリセルに対応して複数列
形成される。

上記ビット線ＢＬ、、ＢＬ、の終端部には、可変抵抗手
段に用いられるＭＩＳトランジスタとして２ＭＯ３トラ
ンジスタ１，２が形成される。それらＰＭＯＳトランジ
スタ１，２のソース側には電源電圧Ｖｄｄが供給される
。上記ＰＭＯ３トランジスタ１，２のドレイン側が上記
各ビット線ＢＬ＋、ＢＬ、ｔとなる。これら２ＭＯ３ト
ランジスタ１．２のゲート電極は制御回路３に接続され
る。

なお、図示を省略しているが他のビット線にも同様に可
変抵抗手段としての２ＭＯ３トランジスタが接続され、
そのゲート電極がそれぞれ制御回路３に接続される。

上記制御回路３は、２ＭＯ３トランジスタ４と定電流源
（２ＭＯ３トランジスタ）５とから構成−されている、
上記ＰＭＯ３トランジスタ４はゲートとドレインが共通
接続されている。そして、ＰＭ’Ｏ３）ランジスク４は
、上記ＰＭＯ３トランジスタｌ、２とゲートを相互に接
続しており、これらとカレントミラー回路を構成する。

上記定電流源５は、２ＭＯ３トランジスタであって、ド
レイン、ゲートが接地ＧＮＤレベルとされている。この
定電流源５は、上記ＰＭＯ３トランジスタ４のドレイン
に直列に接続し、当該ＰＭＯ３トランジスタ４を流れる
電流を定めている。

ここで、例えばＰＭＯＳトランジスタ１を流れる電流を
１１とし、２ＭＯ３トランジスタ４を流れる電流を１４
とする。そして、上記制御回路３にお・ける電流を考え
てみると、電源電圧Ｖｄｄから接地電圧ＧＮＤへ向かっ
て電流が流れるが、その電流は定電流源５によって調整
されており、上記ＰＭＯ３トランジスタ４を流れる電流
Ｉ４は、その定電流源５に定められる電流値になる０次
に、２ＭＯ３トランジスタｌとＰＭＯ３Ｉ−ランジスタ
４はカレントミラー回路を構成しているため、上記電流
■１は上記電流■４との電流能力の比で定められること
になる。結局、書き込み時の直流動作電流は、カレント
ミラー回路を構成するＰＭＯＳトランジスタ４の電流値
で定まり、それは定電流源５の電流値で決定されること
になる。従って、定電流源５の定電流値と、カレントミ
ラー回路を構成するトランジスタの電流能力の比を定め
ることで、容易に書き込み時の直流動作電流を調整でき
ることになる。

また、このようなカレントミラー回路を用いた構成にお
いて、例えば定電流源５のゲートのサイズを大きくする
。すると、当該定電流源５の製造のばらつきによるパラ
メーターの変動の割合が低くなる。このため、可変抵抗
手段としてのＰＭＯＳトランジスタ１．２のサイズが小
さ（されている場合であっても、上述の比例関係から、
ＰＭＯＳトランジスタ１．２の電流値の変動は抑えられ
、本実施例のメモリ装置の回路動作は安定したものとな
る。

さらに、ＰＭＯ３＋−ランジスタ１，２および２ＭＯ３
トランジスタ４は、同じＩ’ＭＯ３トランジスタであり
、製造上同じプロセスにより形成される。ゲート長、ゲ
ート幅等のゲートのサイズや、Ｖいの調整工程における
ばらつきは、−様な傾向を示すことになる。このため直
流動作電流は製造上のばらつきに強い構造を有すること
になる。

第２の実施例本実施例のメモリ装置は、第１の実施例のより具体的な
例である。

その回路構成は、第２図に示すように、まず、一対のビ
ット線ＢＬ、、ＢＬｔに接続するメモリセル２８を有す
る。このメモリセル２７は、第１の実施例のメモリセル
１０と同様にマトリクス状に配されメモリセルアレイを
構成する。上記ビット線ＢＬ５．ＢＬｔの終端部には、
可変抵抗手段に用いられるＭＩＳＩ−ランジスタとして
ＰＭＯＳトランジスタ２１．２２が形成される。それら
２ＭＯ３トランジスタ２１，２２のソース側には電源電
圧Ｖｄｄが供給され、２ＭＯ３トランジスタ２１．２２
のドレイン側が上記各ビット線ＢＬ、。

ＢＬＲとなる。

次に、制御回路２３側では、電源電圧Ｖｄｄ側から、２
ＭＯ３トランジスタ２４．ＰＭＯ３Ｉ−ランジスタ２５
および２ＭＯ３トランジスタ２６が接地電圧ＧＮＤとの
間で直列に接続され、上記ＰＭＯＳトランジスタ２６と
並列にＮＭＯ３トランジスタ２７が形成される。

上記ＰＭＯ３トランジスタ２４は、上記ＰＭＯＳトラン
ジスタ２１．２２とカレントミラー回路を構成するトラ
ンジスタであり、ソース側が電源電圧Ｖｄｄに接続され
、ドレイン−ゲート間が接続される。その２ＭＯ３トラ
ンジスタ２４のドレインはＰＭＯＳトランジスタ２５の
ソースに接続される。

上記ＰＭＯ５トランジスタ２５は、スイッチとして機能
する素子であり、そのゲートにはリード・ライト信号Ｒ
／Ｗが供給される。このＰＭＯＳトランジスタ２５のド
レインは、上記ＰＭＯ３トランジスタ２１，２２のゲー
トに接続し、さらに上記ｒ’ＭＯｓ　トランジスタ２６
．上記ＮＭＯＳトランジスタ２７に接続する。

上記ＰＭＯＳトランジスタ２６は、定電流源として機能
する素子であり、ソースが上記ＰＭＯＳトランジスタ２
５に接続すると共に上記ＰＭＯＳトランジスタ２１．２
２のゲートに接続する。この２ＭＯ３トランジスタ２６
のゲートはドレインと共に接地電圧ＧＮＤが与えられる
。

そのＰＭＯＳトランジスタ２６と並列に接続されるＮＭ
Ｏ３トランジスタ２７は、そのゲートに上記リード・ラ
イト信号Ｒ／Ｗが供給される。このＮＭＯ３トランジス
タ２７のソースは接地電圧ＧＮＤとされるが、そのドレ
インは上記ＰＭＯＳトランジスタ２１．２２のゲートに
接続する。

このような接続関係を有する本実施例のメモリ装置は、
次のような動作を行う。

まず、読み出し時においては、上記リード・ライト信号
Ｒ／Ｗのレベルが□“Ｈ″レベル高レベル）とされ、上
記Ｐ’ＭＯ３トランジスタ２５がオフ状態、上記ＮＭＯ
３トランジスタ２７がオン状態とされる。すると、２Ｍ
Ｏ３トランジスタ２１゜２２のゲート電圧は略接地電圧
ＧＮＤとなり、負荷となるＰＭＯＳトランジスタ２１．
２２はハイインピーダンス状態となる。

次に、書き込み時では、上記リード・ライト信号Ｒ／Ｗ
のレベルが″Ｌ″レベル（低レベル）とされ、上記ＰＭ
’Ｏ３トランジスタ２５がオン状態。

上記ＮＭＯ５トランジスタ２７がオフ状態とされ名、す
ると、電源電圧Ｖｄｄから接地電圧ＧＮＤに向かって、
ＰＭＯＳトランジスタ２４，２５．２６を介して１！流
が流れる。その電流の流れによって２ＭＯ３トランジス
タ２１，２２はローインピーダンス状態へ遷移すること
になるが、このとき２ＭＯ３）ランジスク２４を流れる
電流値は、定電流源として機能する２ＭＯ３トランジス
タ２６によって決定される。また、２ＭＯ３トランジス
タ２１，２２に流れる電流も、上記ＰＭＯ３トランジス
タ１．２および上記ＰＭＯ３トランジスタ２４がカレン
トミラー回路を構成することから、当３１ＰＭＯｓトラ
ンジスタ２４によって決定される。従って、２ＭＯ３ト
ランジスタ２１．２２のインピーダンスの値は、定電流
源としてのＰＭＯＳトランジスタ２６に依存し、安定す
ることになる。

また、第１の実施例と同様であるが、本実施例のメモリ
装置においても、書き込み時の直流動作電流は、上述の
定電流源である２ＭＯ３トランジスタ２６の電流能力な
らびにカレントミラー回路を構成するトランジスタの電
流能力の比により決定され、容易にその調整を図ること
ができる。

また、同様に、ＰＭＯＳトランジスタ２６のサイズを他
の素子に比べて大きくすることで、製造のばらつきによ
るパラメーターの変動の割合を低めることができ、メモ
リ装置の回路動作を安定にできる。

さらに、ＰＭＯ３トランジスタ２１．２２およびＰＭＯ
３Ｉ−ランジスタ２４は、製造上のばらつきは−様な傾
向を示す。このため直流動作電流の変動を抑えることが
できる。

第３の実施例第３の実施例は、第２の実施例の変形例であって、ＮＭ
ＯＳトランジスタの依存性を富めた例である。

その回路構成は、第３図に示すものとなる。第°２の実
施例（第２図参照）の回路構成と比較してみると、定電
流源として機能するＰＭＯＳトランジスタ２６が、本実
施例ではＮＭｏ５トランジスタ３０に置き換えられてい
る。なお、他の回路部分については、第２図と同じ引用
符号を用いて同様な説明を省略する。

このように本実施例のメモリ装置では、制御回路３３の
定電流源として機能するトランジスタが、メモリセル２
８等に多用されるＮＭＯＳトランジスタとされている。

このため、定電流源の電流値に、ＮＭＯＳトランジスタ
の製造上のパラメーターを反映させることができ、単に
ＰＭＯＳトランジスタの製造上のばらつきのみならずＮ
ＭＯＳトランジスタの製造上のばらつきにも強い構造と
される。

また、本実施例のメモリ装置についても、上述の第１お
よび第２の実施例のメモリ装置と同様に、可変抵抗手段
のトランジスタの電流制御を安定に行うことができ、Ｎ
ＭＯＳトランジスタ３０のサイズを大きくすることから
製造上のばらつきに強くなる。

なお、本発明のメモリ装置は、上述の第１〜第３の実施
例に限定されず、その要旨を逸脱しない範囲での種々の
変更が可能である。

〔発明の効果〕

本発明のメモリ装置は、可変抵抗手段および制御回路に
用いられるＭＩＳトランジスタがカレントミラー回路を
構成するために、可変抵抗手段の電流能力を安定したも
のとすることができ、書き込み時の直流動作電流を製造
上のばらつきによらない所定のものにできる。

【図面の簡単な説明】

第１図は本発明のメモリ装置の一例の基本的な回路構成
を示す要部回路図、第２図は本発明のメモリ装置の一例
の具体的な回路構成を示す要部回路図、第３図は本発明
のメモリ装置の他の一例の回路構成を示す要部回路図、
第４図は先行する技術のメモリ装置の一例の要部回路図
である。１．２．２１．２２・・・ＰＭＯ３トランジスタ１０．
２８・・・メモリセル３．２３．３３・・・制御回路４．２４・・・ＰＭＯ３トランジスタ５・・・定電流源２６・・・ＰＭＯ３トランジスタ３０・・・ＮＭＯ３Ｉ−ランジスク特許出願人　　　ソニー株式会社代理人弁理士　小部　見（他２名）本発Ｂ月の叉ヒリ渋１し力扁−ト的オ隨Ｆじ呼す第１図佑つ頭第３図

Claims

【特許請求の範囲】メモリセルと、そのメモリセルに接続されるビット線と
、そのビット線に接続される可変抵抗手段と、その可変
抵抗手段の制御回路を有するメモリ装置において、上記可変抵抗手段に用いられるＭＩＳトランジスタと、
上記制御回路に用いられるＭＩＳトランジスタとがカレ
ントミラー回路を構成することを特徴とするメモリ装置
。