JPS61288243A - コンペアアンドスワツプ命令処理方式 - Google Patents
コンペアアンドスワツプ命令処理方式Info
- Publication number
- JPS61288243A JPS61288243A JP13101785A JP13101785A JPS61288243A JP S61288243 A JPS61288243 A JP S61288243A JP 13101785 A JP13101785 A JP 13101785A JP 13101785 A JP13101785 A JP 13101785A JP S61288243 A JPS61288243 A JP S61288243A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- circuit
- data
- read
- compare
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
メモリへのアクセス手段、例えばＣＰＵにＥＣＣ回路（
Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ Ａｎｄ Ｃｏｒｒｅｃ
Ｌｉｏｎ）を設け、アクセス手段からメモリへアクセス
するコンペアアンドスワップ命令（以下、Ｃ８命令と略
称する）となったとき、ＥＣＣ回路のリードモディファ
イライ） （ＲＭＷ）機能を用いて前記ＣＳ命令の機能
を実現する。この技法により、ＣＳ命令の処理時間の短
縮化、メモリの使用効率の向上、制御回路の簡易化を達
成する。
Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ Ａｎｄ Ｃｏｒｒｅｃ
Ｌｉｏｎ）を設け、アクセス手段からメモリへアクセス
するコンペアアンドスワップ命令（以下、Ｃ８命令と略
称する）となったとき、ＥＣＣ回路のリードモディファ
イライ） （ＲＭＷ）機能を用いて前記ＣＳ命令の機能
を実現する。この技法により、ＣＳ命令の処理時間の短
縮化、メモリの使用効率の向上、制御回路の簡易化を達
成する。
本発明はコンペアアンドスワップ方式に関し、更に詳し
く言えば、従来ソフト的処理によって遂行していたコン
ペアアンドスワップ機能をハード的に遂行し得るように
したコンベアアンドスワンプ命令処理方式に関する。
く言えば、従来ソフト的処理によって遂行していたコン
ペアアンドスワップ機能をハード的に遂行し得るように
したコンベアアンドスワンプ命令処理方式に関する。
電子計算機等のプログラム貯蔵形ディジタル処理装置は
そこへ予め与えられたプログラムの各命令を順次に実行
することによって、その装置に所望の処理を行なう□よ
うに構成されている。このようにプログラムは予め順序
立てられて組み合わされた一連の命令群から成るが、そ
の１つ１つの命令を実行する時間が短いことが装置性能
を決める大きな要素となるから、命令実行時間の短縮化
が望まれることになる。
そこへ予め与えられたプログラムの各命令を順次に実行
することによって、その装置に所望の処理を行なう□よ
うに構成されている。このようにプログラムは予め順序
立てられて組み合わされた一連の命令群から成るが、そ
の１つ１つの命令を実行する時間が短いことが装置性能
を決める大きな要素となるから、命令実行時間の短縮化
が望まれることになる。
又、上述のような命令の実行を行なうハードウェア乃至
ファームウェア形式の構成如何によってそのハード的難
易が生じ、これが又命令実行時間を左右するようになる
。
ファームウェア形式の構成如何によってそのハード的難
易が生じ、これが又命令実行時間を左右するようになる
。
従って、命令の実行形態としては、その実行時間の短縮
化を図りつつそのハードウェア乃至ファームウェア形式
の簡易化が求められる。
化を図りつつそのハードウェア乃至ファームウェア形式
の簡易化が求められる。
〔従来の技術〕
従来のディジタル計算機等には各種の命令が用意されて
いる。それら命令のうちにはコンペアアンドスワップ命
令（Ｃ３命令）がある。この命令は第５図の命令処理フ
ローに示す如き処理を行なうものである。即ち、第６図
のタイミングチャートに示すように、この命令がメモリ
をアクセスしている間、Ｌｏｃｋ信号を発生して他のア
クセスユニットによるメモリへのアクセスを禁止しつつ
メモリよりデータを読み出し■、その読み出し内容Ｓと
レジスタＲＥＧ （Ａ）の内容とを比較し■、その比較
結果に従ってつまりＹｅｓの場合にはレジスタＲＥＧ
（Ｂ）の内容をメモリに書き込むがＮ。
いる。それら命令のうちにはコンペアアンドスワップ命
令（Ｃ３命令）がある。この命令は第５図の命令処理フ
ローに示す如き処理を行なうものである。即ち、第６図
のタイミングチャートに示すように、この命令がメモリ
をアクセスしている間、Ｌｏｃｋ信号を発生して他のア
クセスユニットによるメモリへのアクセスを禁止しつつ
メモリよりデータを読み出し■、その読み出し内容Ｓと
レジスタＲＥＧ （Ａ）の内容とを比較し■、その比較
結果に従ってつまりＹｅｓの場合にはレジスタＲＥＧ
（Ｂ）の内容をメモリに書き込むがＮ。
ならば読み出し内容ＳをレジスタＲＥＧ （Ａ）にセッ
トする■如き処理を行なう。
トする■如き処理を行なう。
上述のように、Ｃ８命令の実行においては順次の３つの
ステップを要するため時間がかかる上、その時間の間他
のアクセスユニットによるアクセスはできず、待機又は
その他の処理を強いられる結果となり、性能低下となる
。又、上述のようなＬｏｃｋ信号を発生しなければなら
ないから、その制御回路も複雑化せざるを得ない。
ステップを要するため時間がかかる上、その時間の間他
のアクセスユニットによるアクセスはできず、待機又は
その他の処理を強いられる結果となり、性能低下となる
。又、上述のようなＬｏｃｋ信号を発生しなければなら
ないから、その制御回路も複雑化せざるを得ない。
本発明は上述のような問題点に鑑みて創作されたもので
、命令実行時間を短縮化し得て制御回路の簡易化に寄与
するコンペアアンドスワップ命令処理方式を提供するこ
とをその目的とする。
、命令実行時間を短縮化し得て制御回路の簡易化に寄与
するコンペアアンドスワップ命令処理方式を提供するこ
とをその目的とする。
第１図は本発明の原理ブロック図を示す。この図におい
て、ｌはメモリへのアクセス手段を有するシステムのア
クセス手段に設けられるＥＣＣ回路で、この回路はリー
ドモディファイライト機能を有する。２はＥＣＣ回路の
出力に接続されてセットされる内容を比較回路３に送る
第１のレジスタである。４はアクセス手段に接続されて
セットされる内容をＥＣＣＣＣ回路縁してメモリへ送る
第２のレジスタである。５はメモリへのアクセスがコン
ペアアンドスワップ命令Ｃ３ＭＤによって行なわれてお
り比較回路３からの出力があったことをＥＣＣ回路１へ
示ずアンドゲートである。６゜７は比較回路３からは出
力がなかったが、メモリへのアクセスがコンペアアンド
スワップ命令Ｃ８ＭＤによって行なわれていることをＥ
ＣＣ回路１へ示すインバータ、アンドゲートから成る回
路である。
て、ｌはメモリへのアクセス手段を有するシステムのア
クセス手段に設けられるＥＣＣ回路で、この回路はリー
ドモディファイライト機能を有する。２はＥＣＣ回路の
出力に接続されてセットされる内容を比較回路３に送る
第１のレジスタである。４はアクセス手段に接続されて
セットされる内容をＥＣＣＣＣ回路縁してメモリへ送る
第２のレジスタである。５はメモリへのアクセスがコン
ペアアンドスワップ命令Ｃ３ＭＤによって行なわれてお
り比較回路３からの出力があったことをＥＣＣ回路１へ
示ずアンドゲートである。６゜７は比較回路３からは出
力がなかったが、メモリへのアクセスがコンペアアンド
スワップ命令Ｃ８ＭＤによって行なわれていることをＥ
ＣＣ回路１へ示すインバータ、アンドゲートから成る回
路である。
アクセス手段によるメモリへのアクセスがコンペアアン
ドスワップ命令である場合に、比較回路３から出力があ
るつまりメモリから読み出された内容と第１のレジスタ
（ＲＥＧ （Ａ））２の内容とが一致していると、その
ことを示す信号がＥＣＣ回路１に与えられてこの信号の
制御の下に第２のレジスタ（ＲＥＧ （Ｂ））４の内容
がＥＣＣＣＣ回路縁てメモリへ書き込まれる。
ドスワップ命令である場合に、比較回路３から出力があ
るつまりメモリから読み出された内容と第１のレジスタ
（ＲＥＧ （Ａ））２の内容とが一致していると、その
ことを示す信号がＥＣＣ回路１に与えられてこの信号の
制御の下に第２のレジスタ（ＲＥＧ （Ｂ））４の内容
がＥＣＣＣＣ回路縁てメモリへ書き込まれる。
コンペアアンドスワップ命令によるアクセスが生じてい
るが、比較回路３から出力が生じていない場合には、メ
モリから読み出された内容をＥＣＣ回路１を介して第１
のレジスタ２及びメモリに書き込む。
るが、比較回路３から出力が生じていない場合には、メ
モリから読み出された内容をＥＣＣ回路１を介して第１
のレジスタ２及びメモリに書き込む。
このように、従来のＣＳ命令処理の如く段階を追って順
次に行なうのではなくハード的遅れのみを許容して一挙
的に行なうので、その処理を極めて短い時間内に行ない
得る。又、そのために従来の如きＬｏｃｋ信号は必要と
しないから、制御回路の簡易化ともなる。
次に行なうのではなくハード的遅れのみを許容して一挙
的に行なうので、その処理を極めて短い時間内に行ない
得る。又、そのために従来の如きＬｏｃｋ信号は必要と
しないから、制御回路の簡易化ともなる。
第２図は本発明の一実施例を示し、この実施例はアドレ
スバス、データバスを共通にしてリードモディファイラ
イト機能を構成しているＥＣＣ回路１０を利用した場合
のコンペアアンドスワップ方式を示す。ＥＣＣ回路（１
０）は公知の形式のもので、ラッチ１０Ａ、読み出しデ
ータ訂正回路１０Ｂ、アライナ１０Ｃ，チェックピット
生成回路１０Ｄから成る。ラッチＩＯＡはドライバ２１
を介してメモリ （ＳＳ）２０へ接続されると共に、ア
ライナ１０Ｃ及びチェックビット生成回路１０Ｄはドラ
イバ２２を介してメモリ２０へ接続される。読み出しデ
ータ訂正回路１０Ｂはドライバ２３、バス２４を介して
ＣＰＵ２５へ接続される。
スバス、データバスを共通にしてリードモディファイラ
イト機能を構成しているＥＣＣ回路１０を利用した場合
のコンペアアンドスワップ方式を示す。ＥＣＣ回路（１
０）は公知の形式のもので、ラッチ１０Ａ、読み出しデ
ータ訂正回路１０Ｂ、アライナ１０Ｃ，チェックピット
生成回路１０Ｄから成る。ラッチＩＯＡはドライバ２１
を介してメモリ （ＳＳ）２０へ接続されると共に、ア
ライナ１０Ｃ及びチェックビット生成回路１０Ｄはドラ
イバ２２を介してメモリ２０へ接続される。読み出しデ
ータ訂正回路１０Ｂはドライバ２３、バス２４を介して
ＣＰＵ２５へ接続される。
バス２４には、又比較回路２６の一方の入力が接続され
、比較回路２６の他方の入力は制御信号ＲＧＡＷＥの制
御の下にバス２４に接続されるレジスタＲＥＧ （Ａ）
２７の出力に接続される。又、バス２４には制御信号Ｒ
ＧＢＷＥの制御の下にレジスタＲＥＧ （Ｂ）２Ｂが接
続され、その出力はバス２４に接続されるドライバ２９
の出力と共にマルチプレクサ３０を介してアライナＩＯ
Ｃへ接続される。アライナ１０Ｃへの制御信号５ＥＬＥ
ＣＴＩ、５ＥＬＥＣＴ２、マルチプレクサ３０への制御
信号５ＥＬＥＣＴ２、及び制御信号ＲＧＡＷＥ、ＲＧＢ
ＷＥは第３図に示される回路から発生される。
、比較回路２６の他方の入力は制御信号ＲＧＡＷＥの制
御の下にバス２４に接続されるレジスタＲＥＧ （Ａ）
２７の出力に接続される。又、バス２４には制御信号Ｒ
ＧＢＷＥの制御の下にレジスタＲＥＧ （Ｂ）２Ｂが接
続され、その出力はバス２４に接続されるドライバ２９
の出力と共にマルチプレクサ３０を介してアライナＩＯ
Ｃへ接続される。アライナ１０Ｃへの制御信号５ＥＬＥ
ＣＴＩ、５ＥＬＥＣＴ２、マルチプレクサ３０への制御
信号５ＥＬＥＣＴ２、及び制御信号ＲＧＡＷＥ、ＲＧＢ
ＷＥは第３図に示される回路から発生される。
第３図におけるＣＳＭＤはメモリ２２へのアクセスがコ
ンペアアンドスワップ命令によって行なわれていること
を示す信号、ＥＱＡＵＬは比較回路２６からの一致出力
信号、＊ＥＱＵＡＬは比較回路２６からの不一致出力信
号、ＲＧＡＳＬはＲＥＧ （Ａ）選択信号、ＲＧＢＳＬ
はＲＥＧ （Ｂ）選択信号、ＲＡＳＧ （ＲＥＧ Ａ
ＣＣＥＳＳ ５ＴＡＧＥ）信号はこの信号の間にＲＥ
Ｇのリード。
ンペアアンドスワップ命令によって行なわれていること
を示す信号、ＥＱＡＵＬは比較回路２６からの一致出力
信号、＊ＥＱＵＡＬは比較回路２６からの不一致出力信
号、ＲＧＡＳＬはＲＥＧ （Ａ）選択信号、ＲＧＢＳＬ
はＲＥＧ （Ｂ）選択信号、ＲＡＳＧ （ＲＥＧ Ａ
ＣＣＥＳＳ ５ＴＡＧＥ）信号はこの信号の間にＲＥ
Ｇのリード。
ライトを行ない、５ＴＧ５信号は第４図に示すリードモ
ディファイライト制御態様（アドレスバス。
ディファイライト制御態様（アドレスバス。
データバスを共通にしたリードモディファイライト制御
態様）でのステージ５ＴＧ５を示す信号、ＣＬＫはクロ
ック信号である。
態様）でのステージ５ＴＧ５を示す信号、ＣＬＫはクロ
ック信号である。
上述のような構成の下におけるコンペアアンドスワップ
方式の動作態様を以下に説明する。説明の便宜上、アド
レスバス、データバスを共通にした場合のリードモディ
ファイライトの場合を例にとる。
方式の動作態様を以下に説明する。説明の便宜上、アド
レスバス、データバスを共通にした場合のリードモディ
ファイライトの場合を例にとる。
リードモディファイライトの期間中のステージ５ＴＧＩ
、５ＴＧ２の間にアドレスα（第４図参照）がメモリ２
０に供給されてそのアドレスαに対応するデータβ（第
２図のＡ点）がステージ５ＴＧ３に読み出され、そのス
テージ５ＴＧ３の後半にラッチＩＯＡのイネーブル信号
が有効にされてランチＩＯＡにセットされる。そして、
そのデータにエラーがなければそのデータがＵｅみ出し
データ訂正回路１０’Ｂ、 ドライバ２３を介して第
２図のＢ点に現れるが、データに１ビツトエラーがあれ
ばそれが読み出しデータ訂正回路１０Ｂにて訂正されて
第２図のＢ点に現れる。そのＢ点のデータがレジスタＲ
ＥＧ （Ａ）２７のデータと比較回路２６においてリー
ドモディファイライト期間のステージ５ＴＧ４で比較さ
れる。
、５ＴＧ２の間にアドレスα（第４図参照）がメモリ２
０に供給されてそのアドレスαに対応するデータβ（第
２図のＡ点）がステージ５ＴＧ３に読み出され、そのス
テージ５ＴＧ３の後半にラッチＩＯＡのイネーブル信号
が有効にされてランチＩＯＡにセットされる。そして、
そのデータにエラーがなければそのデータがＵｅみ出し
データ訂正回路１０’Ｂ、 ドライバ２３を介して第
２図のＢ点に現れるが、データに１ビツトエラーがあれ
ばそれが読み出しデータ訂正回路１０Ｂにて訂正されて
第２図のＢ点に現れる。そのＢ点のデータがレジスタＲ
ＥＧ （Ａ）２７のデータと比較回路２６においてリー
ドモディファイライト期間のステージ５ＴＧ４で比較さ
れる。
その比較結果が一致している即ち双方が同じであるなら
ば、第３図のアンドゲート５０から信号５ＥＬＥＣＴ２
が発生され、これにより、第２図のレジスタＲＥＧ （
Ｂ）の内容がマルチプレクサ（ＭＰＸ３０）、そしてア
ライナＩＯＣでモディファイされ、そのデータがライト
データ（第４図のγ）としてリードモディファイライト
期間中のステージ５ＴＧ５でメモリ２０に書き込まれる
。
ば、第３図のアンドゲート５０から信号５ＥＬＥＣＴ２
が発生され、これにより、第２図のレジスタＲＥＧ （
Ｂ）の内容がマルチプレクサ（ＭＰＸ３０）、そしてア
ライナＩＯＣでモディファイされ、そのデータがライト
データ（第４図のγ）としてリードモディファイライト
期間中のステージ５ＴＧ５でメモリ２０に書き込まれる
。
逆に、比較結果が一致していないならば、メモリ２０か
ら読み出されたデータすべてがラッチ１０Ａ、読み出し
データ訂正回路１０Ｂを経て、制御信号５ＥＬＥＣＴＩ
（第３図のアンドゲート５１から発生）によって制
御されるアライナ１０Ｃで選択されてドライバ２２を介
してメモリ２０に書き込まれると共に、第３図のアンド
ゲート５２から信号ＲＧＡＷＥが発生され、この信号に
よって読み出されたデータすべてがレジスタ（ＲＥＧ（
Ａ））２７にセットされる。
ら読み出されたデータすべてがラッチ１０Ａ、読み出し
データ訂正回路１０Ｂを経て、制御信号５ＥＬＥＣＴＩ
（第３図のアンドゲート５１から発生）によって制
御されるアライナ１０Ｃで選択されてドライバ２２を介
してメモリ２０に書き込まれると共に、第３図のアンド
ゲート５２から信号ＲＧＡＷＥが発生され、この信号に
よって読み出されたデータすべてがレジスタ（ＲＥＧ（
Ａ））２７にセットされる。
なお、上記実施例はアクセス手段をＣＰＵとする場合に
ついて説明したが、アクセス手段は他の手段例えばＩｌ
ｏであってもよい。
ついて説明したが、アクセス手段は他の手段例えばＩｌ
ｏであってもよい。
以上説明したように、本発明によれば従来のＣ８命令処
理の如く処理ステップ数が多くないから、その処理時間
を短縮化し得るし、制御回路も簡易化し得る。
理の如く処理ステップ数が多くないから、その処理時間
を短縮化し得るし、制御回路も簡易化し得る。
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例を示す図、
第３図は制御信号発生回路、
第４図はリードモディファイライトのタイミング例を示
す図、 第５図は従来のコンペアアンドスワップ命令の処理フロ
ーを示す図、 第６図は従来のコンペアアンドスワップ命令のタイミン
グチャートである。 第１図において、 １はＥＣＣ回路、 ２．４はレジスタ、 ３は比較回路、 ５．７はアンドゲート、 ６はインバータである。 本奮明の屑Ｕ里ブロック図 第１図 第３図 リードモチにファイライトのタイミングｆ列第 ４図 第５図 １のＣ３Ｑｆｆのタイミングチャート 第６図
す図、 第５図は従来のコンペアアンドスワップ命令の処理フロ
ーを示す図、 第６図は従来のコンペアアンドスワップ命令のタイミン
グチャートである。 第１図において、 １はＥＣＣ回路、 ２．４はレジスタ、 ３は比較回路、 ５．７はアンドゲート、 ６はインバータである。 本奮明の屑Ｕ里ブロック図 第１図 第３図 リードモチにファイライトのタイミングｆ列第 ４図 第５図 １のＣ３Ｑｆｆのタイミングチャート 第６図
Claims (1)
- メモリをアクセスする複数のアクセスユニットの各々に
ＥＣＣ回路を備えたデータ処理システムにおいて、前記
メモリから読み出したデータの一部の誤りを正しい値の
データに置き換え前記メモリに書くという一連のデータ
処理を一回のアクセスで実現可能な機能を有するＥＣＣ
回路（１）と、第１及び第２のレジスタ（２）、（４）
と、前記ＥＣＣ回路を経た前記メモリの内容と前記第１
のレジスタの内容とを比較する比較回路（３）とを設け
、前記メモリへのアクセスがコンペアアンドスワップ命
令であり前記比較回路から出力信号があるとき前記ＥＣ
Ｃ回路を介して前記第２のレジスタの内容を前記メモリ
へ書き込み、前記メモリへのアクセスがコンペアアンド
スワップ命令であり且つ前記比較回路から出力信号がな
いとき前記メモリから読み出された内容を前記ＥＣＣ回
路を介して前記第１のレジスタ及び前記メモリに書き込
むことを特徴とするコンペアアンドスワップ命令処理方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13101785A JPS61288243A (ja) | 1985-06-17 | 1985-06-17 | コンペアアンドスワツプ命令処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13101785A JPS61288243A (ja) | 1985-06-17 | 1985-06-17 | コンペアアンドスワツプ命令処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61288243A true JPS61288243A (ja) | 1986-12-18 |
Family
ID=15048044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13101785A Pending JPS61288243A (ja) | 1985-06-17 | 1985-06-17 | コンペアアンドスワツプ命令処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61288243A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5708800A (en) * | 1994-09-27 | 1998-01-13 | Mitsubishi Denki Kabushiki Kaisha | High speed microprocessor for processing and transferring N-bits of M-bit data |
| CN105094749A (zh) * | 2009-12-22 | 2015-11-25 | 英特尔公司 | Simd向量的同步化 |
-
1985
- 1985-06-17 JP JP13101785A patent/JPS61288243A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5708800A (en) * | 1994-09-27 | 1998-01-13 | Mitsubishi Denki Kabushiki Kaisha | High speed microprocessor for processing and transferring N-bits of M-bit data |
| CN105094749A (zh) * | 2009-12-22 | 2015-11-25 | 英特尔公司 | Simd向量的同步化 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7206891B2 (en) | Multi-port memory controller having independent ECC encoders | |
| US5377338A (en) | Apparatus and methods for reducing numbers of read-modify-write cycles to a memory, and for improving DMA efficiency | |
| JPS6324428A (ja) | キヤツシユメモリ | |
| US20080034132A1 (en) | Memory interface for controlling burst memory access, and method for controlling the same | |
| US6874117B2 (en) | Memory control device and method | |
| JPS61288243A (ja) | コンペアアンドスワツプ命令処理方式 | |
| JPS60214043A (ja) | パイプライン制御回路 | |
| KR20040047543A (ko) | 마이크로컴퓨터 | |
| JPS5834856B2 (ja) | キオクセイギヨソウチ | |
| JPH10312307A (ja) | コンピュータシステムに適用するエミュレータ | |
| CN113836050A (zh) | 访存控制方法、装置、设备及可读存储介质 | |
| JP2659886B2 (ja) | プロセッサシステム | |
| JPH08314797A (ja) | メモリアクセス方式 | |
| JPH01297746A (ja) | メモリ診断方式 | |
| JPH0474254A (ja) | マイクロプロセッサ診断方式 | |
| JPH0332823B2 (ja) | ||
| JPH04245346A (ja) | マイクロコンピュータシステム | |
| JPH01166144A (ja) | ファームウェア・プログラムのデバッグ方式 | |
| JPS60118961A (ja) | メモリの共通領域アクセス制御方式 | |
| JPH06259334A (ja) | メモリ書き込みデータチェック方式 | |
| JPH03116353A (ja) | パーソナルコンピュータ | |
| JPS59211149A (ja) | コンペアストツプ方式 | |
| JPH1055289A (ja) | デバッグ情報生成回路、およびそれを用いた情報処理装置 | |
| JPS60238933A (ja) | 制御記憶装置のエラ−処理方式 | |
| JPH01137346A (ja) | メモリ選択切換装置 |